_primary.vhd

来自「本程序包含：EEPROM的功能模型(eeprom.v)、读/写EEPROM的ve」· VHDL 代码 · 共 14 行

library verilog;
use verilog.vl_types.all;
entity \Signal\ is
    port(
        RESET           : out    vl_logic;
        CLK             : out    vl_logic;
        RD              : out    vl_logic;
        WR              : out    vl_logic;
        ADDR            : out    vl_logic_vector(10 downto 0);
        ACK             : in     vl_logic;
        DATA            : inout  vl_logic_vector(7 downto 0)
    );
end \Signal\;