eccgen256byte.sap

来自「基于xilinx ISE环境开发的VHDL的NAND flash ECC 实现,」· SAP 代码 · 共 206 行

n work eccGen256byte behavioral;

gi inst_eccTab;
ai .hdla_expand_thru 1;


gi eccValid;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi eccValid_pre;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi eccCode_3[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un2_nd";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi dataCount[7:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P8H;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_16";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P8L;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_17";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P16H;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_18";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P16L;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_19";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P32H;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_20";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P32L;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_21";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P64H;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_22";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P64L;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_23";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P128H;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_24";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P128L;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_25";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P256H;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_26";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P256L;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_27";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P512H;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_28";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P512L;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_29";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P1024H;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_30";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi P1024L;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:un1_ecccode_36_31";
ai .async_reset "n:reset";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";
av .syn_compile_point 1;
av .compile_point_name eccGen256byte;