mul16.fit.rpt

基于CPLD/FPGA的十六位乘法器的VHDL实现

+--------------------------------------------------------------------------------------+
; Control Signals                                                                      ;
+------+----------+---------+-------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+------+----------+---------+-------+--------+----------------------+------------------+
; clk  ; PIN_18   ; 32      ; Clock ; yes    ; Global Clock         ; GCLK0            ;
+------+----------+---------+-------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk  ; PIN_18   ; 32      ; Global Clock         ; GCLK0            ;
+------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-----------+---------------------+
; Name      ; Fan-Out             ;
+-----------+---------------------+
; b[14]     ; 16                  ;
; b[13]     ; 16                  ;
; b[12]     ; 16                  ;
; b[11]     ; 16                  ;
; b[10]     ; 16                  ;
; b[9]      ; 16                  ;
; b[8]      ; 16                  ;
; b[7]      ; 16                  ;
; b[6]      ; 16                  ;
; b[5]      ; 16                  ;
; b[4]      ; 16                  ;
; b[3]      ; 16                  ;
; b[2]      ; 16                  ;
; b[1]      ; 16                  ;
; a[15]     ; 16                  ;
; a[14]     ; 16                  ;
; a[13]     ; 16                  ;
; a[12]     ; 16                  ;
; a[11]     ; 16                  ;
; a[10]     ; 16                  ;
; a[9]      ; 16                  ;
; a[8]      ; 16                  ;
; a[7]      ; 16                  ;
; a[6]      ; 16                  ;
; a[5]      ; 16                  ;
; a[4]      ; 16                  ;
; a[3]      ; 16                  ;
; a[2]      ; 16                  ;
; a[1]      ; 16                  ;
; b[15]     ; 16                  ;
; a[0]      ; 16                  ;
; b[0]      ; 16                  ;
; Add6~267  ; 5                   ;
; Add5~267  ; 5                   ;
; Add4~267  ; 5                   ;
; Add3~267  ; 5                   ;
; Add2~267  ; 5                   ;
; Add1~267  ; 5                   ;
; Add0~267  ; 5                   ;
; Add7~267  ; 5                   ;
; Add8~267  ; 5                   ;
; Add9~267  ; 5                   ;
; Add10~267 ; 5                   ;
; Add11~267 ; 5                   ;
; Add11~257 ; 5                   ;
; Add10~257 ; 5                   ;
; Add9~257  ; 5                   ;
; Add8~257  ; 5                   ;
; Add7~257  ; 5                   ;
; Add6~257  ; 5                   ;
+-----------+---------------------+


+---------------------------------------------------+
; Interconnect Usage Summary                        ;
+----------------------------+----------------------+
; Interconnect Resource Type ; Usage                ;
+----------------------------+----------------------+
; C4s                        ; 464 / 2,870 ( 16 % ) ;
; Direct links               ; 26 / 3,938 ( < 1 % ) ;
; Global clocks              ; 1 / 4 ( 25 % )       ;
; LAB clocks                 ; 8 / 72 ( 11 % )      ;
; LUT chains                 ; 0 / 1,143 ( 0 % )    ;
; Local interconnects        ; 760 / 3,938 ( 19 % ) ;
; R4s                        ; 471 / 2,832 ( 17 % ) ;
+----------------------------+----------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements  (Average = 9.81) ; Number of LABs  (Total = 52) ;
+--------------------------------------------+------------------------------+
; 1                                          ; 1                            ;
; 2                                          ; 0                            ;
; 3                                          ; 0                            ;
; 4                                          ; 0                            ;
; 5                                          ; 0                            ;
; 6                                          ; 0                            ;
; 7                                          ; 0                            ;
; 8                                          ; 0                            ;
; 9                                          ; 1                            ;
; 10                                         ; 50                           ;
+--------------------------------------------+------------------------------+


+-------------------------------------------------------------------+
; LAB-wide Signals                                                  ;
+------------------------------------+------------------------------+
; LAB-wide Signals  (Average = 0.33) ; Number of LABs  (Total = 52) ;
+------------------------------------+------------------------------+
; 1 Clock                            ; 17                           ;
+------------------------------------+------------------------------+


+----------------------------------------------------------------------------+
; LAB Signals Sourced                                                        ;
+---------------------------------------------+------------------------------+
; Number of Signals Sourced  (Average = 9.81) ; Number of LABs  (Total = 52) ;
+---------------------------------------------+------------------------------+
; 0                                           ; 0                            ;
; 1                                           ; 1                            ;
; 2                                           ; 0                            ;
; 3                                           ; 0                            ;
; 4