test.npl

来自「《Verilog-HDL实践与应用系统设计》一书中的光盘源文件」· NPL 代码 · 共 14 行

JDF E
// Created by ISE ver 1.0
PROJECT test
DESIGN test Normal
DEVKIT XC9536 PC44
DEVFAM xc9500
FLOW XST Verilog
MODULE ..\Fg5-09.v
MODSTYLE CNT4 Normal
MODSTYLE R_SYDFF Normal

[STRATEGY-LIST]
Normal=True, 1028104397