alu_alu.v

来自「此代码能高速实算术逻辑单元的功能」· Verilog 代码 · 共 18 行

module ALU(c32,s,op,a,b,ci,v,z,n);
input [1:0]op;
input [31:0]a,b;
output[31:0]s;
output n,v,c32,z;
input ci;
wire z;
wire [31:0]d,e,f,s1;
assign d=a&b;
assign e=a|b;
mux21_32 mux1(op[0],a,b,f);
add add(c32,s1,op[0],a,b,ci,v,n);
mux21_32 mux2(op[1],a,b,s1);
assign z=~(|s);
endmodule