📄 bypass_adder.map.rpt
字号:
; |Fa:\G2:23:l2| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|Fa:\G2:23:l2 ;
; |Fa:\G2:24:l2| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|Fa:\G2:24:l2 ;
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; |Fa:\G2:26:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|Fa:\G2:26:l2 ;
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; |Fa:\G2:4:l2| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|Fa:\G2:4:l2 ;
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; |Fa:\G2:7:l2| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|Fa:\G2:7:l2 ;
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; |Fa:\G2:9:l2| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|Fa:\G2:9:l2 ;
; |PGNet:\G1:0:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:0:l1 ;
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; |PGNet:\G1:16:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:16:l1 ;
; |PGNet:\G1:17:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:17:l1 ;
; |PGNet:\G1:18:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:18:l1 ;
; |PGNet:\G1:19:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:19:l1 ;
; |PGNet:\G1:1:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:1:l1 ;
; |PGNet:\G1:20:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:20:l1 ;
; |PGNet:\G1:21:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:21:l1 ;
; |PGNet:\G1:22:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:22:l1 ;
; |PGNet:\G1:23:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:23:l1 ;
; |PGNet:\G1:24:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:24:l1 ;
; |PGNet:\G1:25:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:25:l1 ;
; |PGNet:\G1:26:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:26:l1 ;
; |PGNet:\G1:27:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:27:l1 ;
; |PGNet:\G1:2:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:2:l1 ;
; |PGNet:\G1:3:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:3:l1 ;
; |PGNet:\G1:4:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:4:l1 ;
; |PGNet:\G1:5:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:5:l1 ;
; |PGNet:\G1:6:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:6:l1 ;
; |PGNet:\G1:7:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:7:l1 ;
; |PGNet:\G1:8:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:8:l1 ;
; |PGNet:\G1:9:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |bypass_adder|PGNet:\G1:9:l1 ;
+----------------------------+-------------+--------------+-------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+-------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 0 ;
; Number of registers using Synchronous Clear ; 0 ;
; Number of registers using Synchronous Load ; 0 ;
; Number of registers using Asynchronous Clear ; 0 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 0 ;
; Number of registers using Preset ; 0 ;
+----------------------------------------------+-------+
+-------------------------------+
; Analysis & Synthesis Messages ;
+-------------------------------+
Info: *******************************************************************
Info: Running Quartus II Analysis & Synthesis
Info: Version 6.0 Build 178 04/27/2006 SJ Full Version
Info: Processing started: Thu Jan 21 10:26:00 1999
Info: Command: quartus_map --read_settings_files=on --write_settings_files=off bypass_adder -c bypass_adder
Info: Found 2 design units, including 1 entities, in source file bypass_adder.vhd
Info: Found design unit 1: bypass_adder-adderbehav
Info: Found entity 1: bypass_adder
Info: Found 2 design units, including 1 entities, in source file fa.vhd
Info: Found design unit 1: Fa-Fabehav
Info: Found entity 1: Fa
Info: Found 2 design units, including 1 entities, in source file pgnet.vhd
Info: Found design unit 1: PGNet-PGbehav
Info: Found entity 1: PGNet
Info: Elaborating entity "bypass_adder" for the top level hierarchy
Warning (10620): VHDL warning at bypass_adder.vhd(38): comparison between unequal length operands always returns FALSE
Info: Elaborating entity "PGNet" for hierarchy "PGNet:\G1:0:l1"
Info: Elaborating entity "Fa" for hierarchy "Fa:\G2:0:l2"
Info: Implemented 196 device resources after synthesis - the final resource count might be different
Info: Implemented 57 input pins
Info: Implemented 57 output pins
Info: Implemented 82 logic cells
Info: Quartus II Analysis & Synthesis was successful. 0 errors, 1 warning
Info: Processing ended: Thu Jan 21 10:26:03 1999
Info: Elapsed time: 00:00:03
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