📄 square_root_adder.map.rpt
字号:
; Allow Synchronous Control Signals ; On ; On ;
; Force Use of Synchronous Clear Signals ; Off ; Off ;
; Auto RAM Block Balancing ; On ; On ;
; Auto Resource Sharing ; Off ; Off ;
; Allow Any RAM Size For Recognition ; Off ; Off ;
; Allow Any ROM Size For Recognition ; Off ; Off ;
; Allow Any Shift Register Size For Recognition ; Off ; Off ;
; Maximum Number of M512 Memory Blocks ; Unlimited ; Unlimited ;
; Maximum Number of M4K Memory Blocks ; Unlimited ; Unlimited ;
; Maximum Number of M-RAM Memory Blocks ; Unlimited ; Unlimited ;
; Ignore translate_off and translate_on Synthesis Directives ; Off ; Off ;
; Show Parameter Settings Tables in Synthesis Report ; On ; On ;
; Ignore Maximum Fan-Out Assignments ; Off ; Off ;
; Retiming Meta-Stability Register Sequence Length ; 2 ; 2 ;
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; HDL message level ; Level2 ; Level2 ;
+--------------------------------------------------------------------+--------------------+--------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Source Files Read ;
+----------------------------------+-----------------+-----------------+-------------------------------------------------------------------------------------------+
; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ;
+----------------------------------+-----------------+-----------------+-------------------------------------------------------------------------------------------+
; square_root_adder.vhd ; yes ; User VHDL File ; C:/Documents and Settings/new/桌面/wzztemp/adders/square_root_adder/square_root_adder.vhd ;
; fulladd.vhd ; yes ; User VHDL File ; C:/Documents and Settings/new/桌面/wzztemp/adders/square_root_adder/fulladd.vhd ;
; squre_root_unit.vhd ; yes ; User VHDL File ; C:/Documents and Settings/new/桌面/wzztemp/adders/square_root_adder/squre_root_unit.vhd ;
+----------------------------------+-----------------+-----------------+-------------------------------------------------------------------------------------------+
+---------------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+---------------------------------------------+-----------+
; Resource ; Usage ;
+---------------------------------------------+-----------+
; Total logic elements ; 116 ;
; -- Combinational with no register ; 116 ;
; -- Register only ; 0 ;
; -- Combinational with a register ; 0 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 39 ;
; -- 3 input functions ; 52 ;
; -- 2 input functions ; 25 ;
; -- 1 input functions ; 0 ;
; -- 0 input functions ; 0 ;
; -- Combinational cells for routing ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 116 ;
; -- arithmetic mode ; 0 ;
; -- qfbk mode ; 0 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 0 ;
; -- asynchronous clear/load mode ; 0 ;
; ; ;
; Total registers ; 0 ;
; I/O pins ; 86 ;
; Maximum fan-out node ; c[3]~1539 ;
; Maximum fan-out ; 15 ;
; Total fan-out ; 391 ;
; Average fan-out ; 1.94 ;
+---------------------------------------------+-----------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+----------------------------+-------------+--------------+-------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+----------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M512s ; M4Ks ; M-RAMs ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+----------------------------+-------------+--------------+-------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+----------------------------------------------------------+
; |square_root_adder ; 116 (57) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 86 ; 0 ; 116 (57) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder ;
; |square_root_unit:l0| ; 1 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l0 ;
; |fulladd:\G1:1:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l0|fulladd:\G1:1:l1 ;
; |square_root_unit:l1| ; 4 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 4 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l1 ;
; |fulladd:\G1:1:l1| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l1|fulladd:\G1:1:l1 ;
; |fulladd:\G1:1:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l1|fulladd:\G1:1:l2 ;
; |fulladd:\G1:2:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l1|fulladd:\G1:2:l1 ;
; |square_root_unit:l2| ; 16 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 16 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l2 ;
; |fulladd:\G1:1:l1| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l2|fulladd:\G1:1:l1 ;
; |fulladd:\G1:1:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l2|fulladd:\G1:1:l2 ;
; |fulladd:\G1:2:l1| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l2|fulladd:\G1:2:l1 ;
; |fulladd:\G1:2:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l2|fulladd:\G1:2:l2 ;
; |fulladd:\G1:3:l1| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l2|fulladd:\G1:3:l1 ;
; |fulladd:\G1:3:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l2|fulladd:\G1:3:l2 ;
; |fulladd:\G1:4:l1| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l2|fulladd:\G1:4:l1 ;
; |fulladd:\G1:4:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l2|fulladd:\G1:4:l2 ;
; |fulladd:\G1:5:l1| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l2|fulladd:\G1:5:l1 ;
; |fulladd:\G1:5:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l2|fulladd:\G1:5:l2 ;
; |fulladd:\G1:6:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l2|fulladd:\G1:6:l1 ;
; |square_root_unit:l3| ; 38 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 38 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3 ;
; |fulladd:\G1:10:l1| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:10:l1 ;
; |fulladd:\G1:10:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:10:l2 ;
; |fulladd:\G1:11:l1| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:11:l1 ;
; |fulladd:\G1:11:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:11:l2 ;
; |fulladd:\G1:12:l1| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:12:l1 ;
; |fulladd:\G1:12:l2| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:12:l2 ;
; |fulladd:\G1:1:l1| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:1:l1 ;
; |fulladd:\G1:1:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:1:l2 ;
; |fulladd:\G1:2:l1| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:2:l1 ;
; |fulladd:\G1:2:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:2:l2 ;
; |fulladd:\G1:3:l1| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:3:l1 ;
; |fulladd:\G1:3:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:3:l2 ;
; |fulladd:\G1:4:l1| ; 2 (2) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:4:l1 ;
; |fulladd:\G1:4:l2| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |square_root_adder|square_root_unit:l3|fulladd:\G1:4:l2 ;
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