readme.txt

来自「verilog 语言 可以免费下载的程序」· 文本 代码 · 共 14 行

请注意:
	第68例到第74例是同一个电路的不同部分的描述，因此
	在编译及模拟时会用到其他例子中的描述。

	本例的各个源描述的编译顺序应该是:
		69_p_alarm_clock.vhd
		71_alarm_counter.vhd
		71_tb_alarm_counter.vhd
		71_alarm_reg.vhd
		71_tb_alarm_reg.vhd

	本例可以对两个测试实体分别进行模拟:
		tb_alarm_counter.test
		tb_alarm_reg.test