exp_reg.v

来自「新型的浮点乘法器 用csa来实现可以用在浮点乘法器的地方」· Verilog 代码 · 共 28 行

// The module registered the exp while the 
// multiplier working.
`timescale 1ns/1ps
module exp_reg(clk,rst_n,exp_in,exp_out);
input               clk;
input               rst_n;

input   [8:0]       exp_in;

output  [8:0]       exp_out;

reg     [8:0]       exp_reg;

assign exp_out = exp_reg;

always @(posedge clk)
 begin
  if(~ rst_n)
   begin
    exp_reg <= 0;
   end
  else
   begin
    exp_reg <= exp_in;
   end
 end
endmodule