cmultipler.tan.rpt

复乘法器的FPGA实现

; Timing Analyzer Settings                                                                             ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                ; Setting            ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EP2S15F484C3       ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Enables Advanced I/O Timing                           ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk'                                                                                                                                                                                                                                                                                             ;
+-----------------------------------------+-----------------------------------------------------+-------------------------------------------------------------------------------------+--------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                                                                                ; To           ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-------------------------------------------------------------------------------------+--------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 239.12 MHz ( period = 4.182 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT16 ; sigbuf5[6]   ; clk        ; clk      ; None                        ; None                      ; 3.926 ns                ;
; N/A                                     ; 239.18 MHz ( period = 4.181 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT16 ; sigbuf5[1]   ; clk        ; clk      ; None                        ; None                      ; 3.925 ns                ;
; N/A                                     ; 239.35 MHz ( period = 4.178 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT16 ; sigbuf5[4]   ; clk        ; clk      ; None                        ; None                      ; 3.922 ns                ;
; N/A                                     ; 239.75 MHz ( period = 4.171 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT15 ; sigbuf5[6]   ; clk        ; clk      ; None                        ; None                      ; 3.915 ns                ;
; N/A                                     ; 239.81 MHz ( period = 4.170 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT15 ; sigbuf5[1]   ; clk        ; clk      ; None                        ; None                      ; 3.914 ns                ;
; N/A                                     ; 239.98 MHz ( period = 4.167 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT15 ; sigbuf5[4]   ; clk        ; clk      ; None                        ; None                      ; 3.911 ns                ;
; N/A                                     ; 240.10 MHz ( period = 4.165 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT16 ; sigbuf5[5]   ; clk        ; clk      ; None                        ; None                      ; 3.909 ns                ;
; N/A                                     ; 240.15 MHz ( period = 4.164 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT16 ; sigbuf5[2]   ; clk        ; clk      ; None                        ; None                      ; 3.908 ns                ;
; N/A                                     ; 240.27 MHz ( period = 4.162 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT16 ; sigbuf5[8]   ; clk        ; clk      ; None                        ; None                      ; 3.906 ns                ;
; N/A                                     ; 240.44 MHz ( period = 4.159 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT16 ; sigbuf5[3]   ; clk        ; clk      ; None                        ; None                      ; 3.903 ns                ;
; N/A                                     ; 240.73 MHz ( period = 4.154 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT15 ; sigbuf5[5]   ; clk        ; clk      ; None                        ; None                      ; 3.898 ns                ;
; N/A                                     ; 240.79 MHz ( period = 4.153 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT15 ; sigbuf5[2]   ; clk        ; clk      ; None                        ; None                      ; 3.897 ns                ;
; N/A                                     ; 240.91 MHz ( period = 4.151 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT15 ; sigbuf5[8]   ; clk        ; clk      ; None                        ; None                      ; 3.895 ns                ;
; N/A                                     ; 241.08 MHz ( period = 4.148 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT15 ; sigbuf5[3]   ; clk        ; clk      ; None                        ; None                      ; 3.892 ns                ;
; N/A                                     ; 241.25 MHz ( period = 4.145 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT16 ; sigbuf5[0]   ; clk        ; clk      ; None                        ; None                      ; 3.889 ns                ;
; N/A                                     ; 241.60 MHz ( period = 4.139 ns )                    ; MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated|mac_mult2~DATAOUT15 ; sigbuf7[1]   ; clk        ; clk      ; None                        ; None                      ; 3.894 ns                ;