lab7.hier_info

用VHDL编译的源代码

|lab7
clk1 => heartbeat:u1.clk
ssega[0] <= bin2led0:u2.sseg0[0]
ssega[1] <= bin2led0:u2.sseg0[1]
ssega[2] <= bin2led0:u2.sseg0[2]
ssega[3] <= bin2led0:u2.sseg0[3]
ssega[4] <= bin2led0:u2.sseg0[4]
ssega[5] <= bin2led0:u2.sseg0[5]
ssega[6] <= bin2led0:u2.sseg0[6]
ssegb[0] <= bin2led1:u3.sseg1[0]
ssegb[1] <= bin2led1:u3.sseg1[1]
ssegb[2] <= bin2led1:u3.sseg1[2]
ssegb[3] <= bin2led1:u3.sseg1[3]
ssegb[4] <= bin2led1:u3.sseg1[4]
ssegb[5] <= bin2led1:u3.sseg1[5]
ssegb[6] <= bin2led1:u3.sseg1[6]
ssegc[0] <= bin2led2:u4.sseg2[0]
ssegc[1] <= bin2led2:u4.sseg2[1]
ssegc[2] <= bin2led2:u4.sseg2[2]
ssegc[3] <= bin2led2:u4.sseg2[3]
ssegc[4] <= bin2led2:u4.sseg2[4]
ssegc[5] <= bin2led2:u4.sseg2[5]
ssegc[6] <= bin2led2:u4.sseg2[6]
ssegd[0] <= bin2led3:u5.sseg3[0]
ssegd[1] <= bin2led3:u5.sseg3[1]
ssegd[2] <= bin2led3:u5.sseg3[2]
ssegd[3] <= bin2led3:u5.sseg3[3]
ssegd[4] <= bin2led3:u5.sseg3[4]
ssegd[5] <= bin2led3:u5.sseg3[5]
ssegd[6] <= bin2led3:u5.sseg3[6]


|lab7|heartbeat:u1
clk => ms_reg[25].CLK
clk => ms_reg[24].CLK
clk => ms_reg[23].CLK
clk => ms_reg[22].CLK
clk => ms_reg[21].CLK
clk => ms_reg[20].CLK
clk => ms_reg[19].CLK
clk => ms_reg[18].CLK
clk => ms_reg[17].CLK
clk => ms_reg[16].CLK
clk => ms_reg[15].CLK
clk => ms_reg[14].CLK
clk => ms_reg[13].CLK
clk => ms_reg[12].CLK
clk => ms_reg[11].CLK
clk => ms_reg[10].CLK
clk => ms_reg[9].CLK
clk => ms_reg[8].CLK
clk => ms_reg[7].CLK
clk => ms_reg[6].CLK
clk => ms_reg[5].CLK
clk => ms_reg[4].CLK
clk => ms_reg[3].CLK
clk => ms_reg[2].CLK
clk => ms_reg[1].CLK
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clk => d3_reg[3].CLK
clk => d3_reg[2].CLK
clk => d3_reg[1].CLK
clk => d3_reg[0].CLK
clk => d2_reg[3].CLK
clk => d2_reg[2].CLK
clk => d2_reg[1].CLK
clk => d2_reg[0].CLK
clk => d1_reg[3].CLK
clk => d1_reg[2].CLK
clk => d1_reg[1].CLK
clk => d1_reg[0].CLK
clk => d0_reg[3].CLK
clk => d0_reg[2].CLK
clk => d0_reg[1].CLK
clk => d0_reg[0].CLK
d0[0] <= d0_reg[0].DB_MAX_OUTPUT_PORT_TYPE
d0[1] <= d0_reg[1].DB_MAX_OUTPUT_PORT_TYPE
d0[2] <= d0_reg[2].DB_MAX_OUTPUT_PORT_TYPE
d0[3] <= d0_reg[3].DB_MAX_OUTPUT_PORT_TYPE
d1[0] <= d1_reg[0].DB_MAX_OUTPUT_PORT_TYPE
d1[1] <= d1_reg[1].DB_MAX_OUTPUT_PORT_TYPE
d1[2] <= d1_reg[2].DB_MAX_OUTPUT_PORT_TYPE
d1[3] <= d1_reg[3].DB_MAX_OUTPUT_PORT_TYPE
d2[0] <= d2_reg[0].DB_MAX_OUTPUT_PORT_TYPE
d2[1] <= d2_reg[1].DB_MAX_OUTPUT_PORT_TYPE
d2[2] <= d2_reg[2].DB_MAX_OUTPUT_PORT_TYPE
d2[3] <= d2_reg[3].DB_MAX_OUTPUT_PORT_TYPE
d3[0] <= d3_reg[0].DB_MAX_OUTPUT_PORT_TYPE
d3[1] <= d3_reg[1].DB_MAX_OUTPUT_PORT_TYPE
d3[2] <= d3_reg[2].DB_MAX_OUTPUT_PORT_TYPE
d3[3] <= d3_reg[3].DB_MAX_OUTPUT_PORT_TYPE


|lab7|bin2led0:u2
bin0[0] => Mux1.IN19
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bin0[1] => Mux1.IN18
bin0[1] => Mux0.IN18
bin0[2] => Mux1.IN17
bin0[2] => Mux0.IN17
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bin0[3] => Mux0.IN16
sseg0[0] <= <VCC>
sseg0[1] <= Mux1.DB_MAX_OUTPUT_PORT_TYPE
sseg0[2] <= Mux0.DB_MAX_OUTPUT_PORT_TYPE
sseg0[3] <= <VCC>
sseg0[4] <= <VCC>
sseg0[5] <= <VCC>
sseg0[6] <= <VCC>


|lab7|bin2led1:u3
bin1[0] => Mux3.IN19
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bin1[0] => Mux1.IN19
bin1[0] => Mux0.IN19
bin1[1] => Mux3.IN18
bin1[1] => Mux2.IN18
bin1[1] => Mux1.IN18
bin1[1] => Mux0.IN18
bin1[2] => Mux3.IN17
bin1[2] => Mux2.IN17
bin1[2] => Mux1.IN17
bin1[2] => Mux0.IN17
bin1[3] => Mux3.IN16
bin1[3] => Mux2.IN16
bin1[3] => Mux1.IN16
bin1[3] => Mux0.IN16
sseg1[0] <= <VCC>
sseg1[1] <= Mux3.DB_MAX_OUTPUT_PORT_TYPE
sseg1[2] <= Mux2.DB_MAX_OUTPUT_PORT_TYPE
sseg1[3] <= <VCC>
sseg1[4] <= Mux1.DB_MAX_OUTPUT_PORT_TYPE
sseg1[5] <= Mux0.DB_MAX_OUTPUT_PORT_TYPE
sseg1[6] <= <VCC>


|lab7|bin2led2:u4
bin2[0] => Mux3.IN19
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bin2[3] => Mux2.IN16
bin2[3] => Mux1.IN16
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sseg2[0] <= <VCC>
sseg2[1] <= Mux3.DB_MAX_OUTPUT_PORT_TYPE
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sseg2[3] <= <VCC>
sseg2[4] <= Mux1.DB_MAX_OUTPUT_PORT_TYPE
sseg2[5] <= Mux0.DB_MAX_OUTPUT_PORT_TYPE
sseg2[6] <= <VCC>


|lab7|bin2led3:u5
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bin3[1] => Mux1.IN18
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bin3[3] => Mux1.IN16
bin3[3] => Mux0.IN16
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sseg3[2] <= <VCC>
sseg3[3] <= <VCC>
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sseg3[5] <= Mux0.DB_MAX_OUTPUT_PORT_TYPE
sseg3[6] <= <VCC>