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串口通讯 verilog CPLD EPM1270 源代码

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; Control Signals                                                                                                                         ;
+---------------------+--------------+---------+---------------------------------------+--------+----------------------+------------------+
; Name                ; Location     ; Fan-Out ; Usage                                 ; Global ; Global Resource Used ; Global Line Name ;
+---------------------+--------------+---------+---------------------------------------+--------+----------------------+------------------+
; clk                 ; PIN_127      ; 39      ; Clock                                 ; yes    ; Global clock         ; GCLK3            ;
; clkbaud8x           ; LC_X12_Y3_N2 ; 40      ; Clock                                 ; yes    ; Global clock         ; GCLK2            ;
; cnt_delay[12]~684   ; LC_X13_Y8_N6 ; 20      ; Sync. clear                           ; no     ; --                   ; --               ;
; cnt_delay[12]~685   ; LC_X14_Y8_N3 ; 20      ; Clock enable                          ; no     ; --                   ; --               ;
; div8_rec_reg[1]~52  ; LC_X12_Y4_N7 ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; div8_rec_reg[2]~51  ; LC_X12_Y4_N3 ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; div8_tras_reg[1]~60 ; LC_X15_Y5_N2 ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; div8_tras_reg[2]~59 ; LC_X15_Y5_N1 ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; div_reg[6]~405      ; LC_X13_Y9_N1 ; 16      ; Sync. clear                           ; no     ; --                   ; --               ;
; key_entry2          ; LC_X14_Y4_N0 ; 18      ; Clock enable, Sync. clear, Sync. load ; no     ; --                   ; --               ;
; recstart            ; LC_X13_Y4_N0 ; 3       ; Clock enable                          ; no     ; --                   ; --               ;
; recstart~109        ; LC_X13_Y4_N9 ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; reduce_nor~5        ; LC_X13_Y4_N0 ; 3       ; Clock enable                          ; no     ; --                   ; --               ;
; rst                 ; PIN_110      ; 45      ; Async. clear, Sync. clear             ; yes    ; Global clock         ; GCLK1            ;
; rxd_buf[7]~144      ; LC_X12_Y4_N6 ; 8       ; Clock enable                          ; no     ; --                   ; --               ;
; send_state[2]~0     ; LC_X14_Y5_N8 ; 3       ; Clock enable                          ; no     ; --                   ; --               ;
; send_state[2]~97    ; LC_X14_Y5_N9 ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; send_state[2]~98    ; LC_X13_Y5_N8 ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; trasstart           ; LC_X15_Y4_N5 ; 6       ; Clock enable                          ; no     ; --                   ; --               ;
; trasstart~39        ; LC_X15_Y5_N5 ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
; txd_buf[3]~1756     ; LC_X14_Y6_N8 ; 6       ; Clock enable                          ; no     ; --                   ; --               ;
; txd_reg~121         ; LC_X15_Y4_N0 ; 1       ; Clock enable                          ; no     ; --                   ; --               ;
+---------------------+--------------+---------+---------------------------------------+--------+----------------------+------------------+


+------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                  ;
+-----------+--------------+---------+----------------------+------------------+
; Name      ; Location     ; Fan-Out ; Global Resource Used ; Global Line Name ;
+-----------+--------------+---------+----------------------+------------------+
; clk       ; PIN_127      ; 39      ; Global clock         ; GCLK3            ;
; clkbaud8x ; LC_X12_Y3_N2 ; 40      ; Global clock         ; GCLK2            ;
; rst       ; PIN_110      ; 45      ; Global clock         ; GCLK1            ;
+-----------+--------------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+-------------------+-------------+
; Name              ; Fan-Out     ;
+-------------------+-------------+
; state_tras[1]     ; 23          ;
; cnt_delay[12]~685 ; 20          ;
; cnt_delay[12]~684 ; 20          ;
; key_entry2        ; 18          ;
; state_tras[3]     ; 18          ;
; div_reg[6]~405    ; 16          ;
; state_tras[2]     ; 16          ;
; state_tras[0]     ; 16          ;
; rxd_buf[4]        ; 15          ;
; rxd_buf[1]        ; 12          ;
; send_state[1]     ; 11          ;
; rxd_buf[2]        ; 11          ;
; rxd_buf[6]        ; 11          ;
; send_state[2]     ; 10          ;
; reduce_nor~318    ; 10          ;
; rxd_buf[3]        ; 10          ;
; rxd_buf[0]        ; 10          ;
; state_rec[0]      ; 9           ;
; send_state[0]     ; 9           ;
; rxd_buf[5]        ; 9           ;
; rxd_buf[7]~144    ; 8           ;
; state_rec[1]      ; 8           ;
; state_rec[2]      ; 7           ;
; txd_buf[3]~1756   ; 6           ;
; state_rec[3]      ; 6           ;
; trasstart         ; 6           ;
; div8_tras_reg[0]  ; 6           ;
; rxd_buf[7]        ; 6           ;
; cnt_delay[14]~669 ; 5           ;
; cnt_delay[9]~661  ; 5           ;
; cnt_delay[4]~645  ; 5           ;
; div_reg[7]~370    ; 5           ;
; div_reg[2]~342    ; 5           ;
; div8_tras_reg[1]  ; 5           ;
; reduce_or~3073    ; 5           ;
; txd_buf[4]        ; 4           ;
; state_rec~804     ; 4           ;
; state_rec[0]~803  ; 4           ;
; key_entry1        ; 4           ;
; div8_rec_reg[0]   ; 4           ;
; div8_tras_reg[2]  ; 4           ;
; reduce_nor~1      ; 3           ;
; cnt_delay[19]     ; 3           ;
; cnt_delay[18]     ; 3           ;
; cnt_delay[13]     ; 3           ;
; cnt_delay[12]     ; 3           ;
; cnt_delay[10]     ; 3           ;
; cnt_delay[8]      ; 3           ;
; txd_buf[6]~1759   ; 3           ;
; recstart_tmp      ; 3           ;
+-------------------+-------------+


+--------------------------------------------------+
; Interconnect Usage Summary                       ;
+----------------------------+---------------------+
; Interconnect Resource Type ; Usage               ;
+----------------------------+---------------------+
; C4s                        ; 57 / 2,870 ( 1 % )  ;
; Direct links               ; 78 / 3,938 ( 1 % )  ;
; Global clocks              ; 3 / 4 ( 75 % )      ;
; LAB clocks                 ; 15 / 72 ( 20 % )    ;
; LUT chains                 ; 29 / 1,143 ( 2 % )  ;
; Local interconnects        ; 213 / 3,938 ( 5 % ) ;
; R4s                        ; 72 / 2,832 ( 2 % )  ;
+----------------------------+---------------------+


+---------------------------------------------------------------------------+
; LAB Logic Elements                                                        ;
+--------------------------------------------+------------------------------+
; Number of Logic Elements  (Average = 6.88) ; Number of LABs  (Total = 26) ;
+--------------------------------------------+------------------------------+
; 1                                          ; 2                            ;
; 2                                          ; 3                            ;
; 3                                          ; 3                            ;
; 4                                          ; 1                            ;
; 5                                          ; 0                            ;
; 6                                          ; 0                            ;
; 7                                          ; 1                            ;
; 8                                          ; 2                            ;
; 9                                          ; 5                            ;
; 10                                         ; 9                            ;
+--------------------------------------------+------------------------------+


+-------------------------------------------------------------------+
; LAB-wide Signals                                                  ;
+------------------------------------+------------------------------+
; LAB-wide Signals  (Average = 2.00) ; Number of LABs  (Total = 26) ;
+------------------------------------+------------------------------+
; 1 Async. clear                     ; 13                           ;
; 1 Clock                            ; 19                           ;
; 1 Clock enable                     ; 13                           ;
; 1 Sync. clear                      ; 5                            ;
; 1 Sync. load                       ; 1                            ;
; 2 Clocks                           ; 1                            ;