adder_32.v

超前进位加法器是通常数字设计所必备的

module adder32 (a,b,s);  //top module 含有四个4 位超前进位加法器子模块
input [31:0] a, b;
output [31:0] s;

wire pp4,pp3,pp2,pp1;
wire gg4,gg3,gg2,gg1;
wire [30:0] Cp;

wire [31:0] p,g;


adder4 i1 (p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],1'b0,Cp[2],Cp[1],Cp[0],pp1,gg1);
adder4 i2 (p[7],p[6],p[5],p[4],g[7],g[6],g[5],g[4],Cp[3],Cp[6],Cp[5],Cp[4],pp2,gg2);
adder4 i3 (p[11],p[10],p[9],p[8],g[11],g[10],g[9],g[8],Cp[7],Cp[10],Cp[9],Cp[8],pp3,gg3);
adder4 i4 (p[15],p[14],p[13],p[12],g[15],g[14],g[13],g[12],Cp[11],Cp[14],Cp[13],Cp[12],pp4,gg4);
adder4 i5 (p[19],p[18],p[17],p[16],g[19],g[18],g[17],g[16],Cp[15],Cp[18],Cp[17],Cp[16],pp5,gg5);
adder4 i6 (p[23],p[22],p[21],p[20],g[23],g[22],g[21],g[20],Cp[19],Cp[22],Cp[21],Cp[20],pp6,gg6);
adder4 i7 (p[27],p[26],p[25],p[24],g[27],g[26],g[25],g[24],Cp[23],Cp[26],Cp[25],Cp[24],pp7,gg7);
adder4 i8 (p[31],p[30],p[29],p[28],g[31],g[30],g[29],g[28],Cp[27],Cp[30],Cp[29],Cp[28],pp8,gg8);
adder4 i9 (pp4,pp3,pp2,pp1,gg4,gg3,gg2,gg1,1'b0,Cp[11],Cp[7],Cp[3],pp9,gg9);
adder4 i10 (pp8,pp7,pp6,pp5,gg8,gg7,gg6,gg5,Cp[15],Cp[27],Cp[23],Cp[19],pp10,gg10);

pg i0(a[31:0],b[31:0],p[31:0],g[31:0]);

assign s[0]=p[0]^1'b0;
assign s[1]=p[1]^Cp[0];
assign s[2]=p[2]^Cp[1];
assign s[3]=p[3]^Cp[2];
assign s[4]=p[4]^Cp[3];
assign s[5]=p[5]^Cp[4];
assign s[6]=p[6]^Cp[5];
assign s[7]=p[7]^Cp[6];
assign s[8]=p[8]^Cp[7];
assign s[9]=p[9]^Cp[8];
assign s[10]=p[10]^Cp[9];
assign s[11]=p[11]^Cp[10];
assign s[12]=p[12]^Cp[11];
assign s[13]=p[13]^Cp[12];
assign s[14]=p[14]^Cp[13];
assign s[15]=p[15]^Cp[14];
assign s[16]=p[16]^Cp[15];
assign s[17]=p[17]^Cp[16];
assign s[18]=p[18]^Cp[17];
assign s[19]=p[19]^Cp[18];
assign s[20]=p[20]^Cp[19];
assign s[21]=p[21]^Cp[20];
assign s[22]=p[22]^Cp[21];
assign s[23]=p[23]^Cp[22];
assign s[24]=p[24]^Cp[23];
assign s[25]=p[25]^Cp[24];
assign s[26]=p[26]^Cp[25];
assign s[27]=p[27]^Cp[26];
assign s[28]=p[28]^Cp[27];
assign s[29]=p[29]^Cp[28];
assign s[30]=p[30]^Cp[29];
assign s[31]=p[31]^Cp[30];
endmodule

module adder4(p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],Co,Cp[2],Cp[1],Cp[0],pp,gg);  //4位超前进位加法器模块

input [3:0] p, g;
input Co;
output [2:0] Cp;
output pp,gg;
assign Cp[0]=g[0]|p[0]&Co;
assign Cp[1]=g[1]|p[1]&Cp[0];
assign Cp[2]=g[2]|p[2]&Cp[1];
assign pp=p[3]&p[2]&p[1]&p[0];
assign gg=g[3]|(p[3]&(g[2]|p[2]&(g[1]|p[1]&g[0])));
endmodule

module pg(a,b,p,g);  //进位产生信号、进位传递信号 产生模块
input [31:0] a, b;
output [31:0] p,g;
assign p=a^b;
assign g=a&b;
endmodule