seg7led.sta.rpt

来自「Verilog HDL源码」· RPT 代码 · 共 496 行 · 第 1/5 页

; 0.096  ; 0.316        ; 0.220          ; High   ; clk                   ; Rise       ; segmain:inst1|count[6]                                                                          ;
; 0.096  ; 0.316        ; 0.220          ; High   ; clk                   ; Rise       ; segmain:inst1|count[8]                                                                          ;
; 0.096  ; 0.316        ; 0.220          ; High   ; clk                   ; Rise       ; segmain:inst1|count[7]                                                                          ;
; 0.096  ; 0.316        ; 0.220          ; High   ; clk                   ; Rise       ; segmain:inst1|count[2]                                                                          ;
; 0.096  ; 0.316        ; 0.220          ; High   ; clk                   ; Rise       ; segmain:inst1|count[5]                                                                          ;
; 0.096  ; 0.316        ; 0.220          ; High   ; clk                   ; Rise       ; segmain:inst1|count[4]                                                                          ;
; 0.096  ; 0.316        ; 0.220          ; High   ; clk                   ; Rise       ; segmain:inst1|count[3]                                                                          ;
; 0.096  ; 0.316        ; 0.220          ; High   ; clk                   ; Rise       ; segmain:inst1|count[1]                                                                          ;
; 0.096  ; 0.316        ; 0.220          ; High   ; clk                   ; Rise       ; segmain:inst1|count[0]                                                                          ;
; 0.096  ; 0.316        ; 0.220          ; High   ; clk                   ; Rise       ; segmain:inst1|count[14]                                                                         ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[17]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|div_out                                                                           ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[22]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[19]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[18]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[14]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[13]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[20]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[21]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[31]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[6]                                                                        ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[7]                                                                        ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[8]                                                                        ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[9]                                                                        ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[16]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[15]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[12]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[10]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[11]                                                                       ;
; 0.100  ; 0.320        ; 0.220          ; High   ; clk                   ; Rise       ; int_div:inst6|clk_div[23]                                                                       ;
+--------+--------------+----------------+--------+-----------------------+------------+-------------------------------------------------------------------------------------------------+


+--------------------------------------------------------------------------+
; Slow 1200mV 0C Model Fmax Summary                                        ;
+------------+-----------------+-----------------------+-------------------+
; Fmax       ; Restricted Fmax ; Clock Name            ; Note              ;
+------------+-----------------+-----------------------+-------------------+
; 243.25 MHz ; 243.25 MHz      ; clk                   ;                   ;
; 391.85 MHz ; 350.02 MHz      ; int_div:inst6|div_out ; limit due to tmin ;
+------------+-----------------+-----------------------+-------------------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+------------------------------------------------+
; Slow 1200mV 0C Model Setup Summary             ;
+-----------------------+--------+---------------+
; Clock                 ; Slack  ; End Point TNS ;
+-----------------------+--------+---------------+
; clk                   ; -3.111 ; -112.556      ;
; int_div:inst6|div_out ; -1.552 ; -16.916       ;
+-----------------------+--------+---------------+


+------------------------------------------------+
; Slow 1200mV 0C Model Hold Summary              ;
+-----------------------+--------+---------------+
; Clock                 ; Slack  ; End Point TNS ;
+-----------------------+--------+---------------+
; clk                   ; -2.632 ; -2.632        ;
; int_div:inst6|div_out ; 0.778  ; 0.000         ;
+-----------------------+--------+---------------+


-----------------------------------------
; Slow 1200mV 0C Model Recovery Summary ;
-----------------------------------------
No paths to report.


----------------------------------------
; Slow 1200mV 0C Model Removal Summary ;
----------------------------------------
No paths to report.


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow 1200mV 0C Model Minimum Pulse Width                                                                                                                                               ;
+--------+--------------+----------------+--------+-----------------------+------------+-------------------------------------------------------------------------------------------------+
; Slack  ; Actual Width ; Required Width ; Pulse  ; Clock                 ; Clock Edge ; Target                                                                                          ;
+--------+--------------+----------------+--------+-----------------------+------------+-------------------------------------------------------------------------------------------------+
; -3.000 ; 1.000        ; 4.000          ; Period ; clk                   ; Rise       ; clk                                                                                             ;
; -1.857 ; 1.000        ; 2.857          ; Period ; clk                   ; Rise       ; segmain:inst1|count[13]                                                                         ;
; -1.857 ; 1.000        ; 2.857          ; Period ; clk                   ; Rise       ; segmain:inst1|count[12]                                                                         ;
; -1.857 ; 1.000        ; 2.857          ; Period ; int_div:inst6|div_out ; Rise       ; lpm_counter0:inst|lpm_counter:lpm_counter_component|cntr_88i:auto_generated|counter_reg_bit[12] ;
; -1.857 ; 1.000        ; 2.857          ; Period ; int_div:inst6|div_out ; Rise       ; lpm_counter0:inst|lpm_counter:lpm_counter_component|cntr_88i:auto_generated|counter_reg_bit[4]  ;
; -1.857 ; 1.000        ; 2.857          ; Period ; clk                   ; Rise       ; segmain:inst1|count[11]                                                                         ;
; -1.857 ; 1.000        ; 2.857          ; Period ; clk                   ; Rise       ; segmain:inst1|count[10]                                                                         ;
; -1.857 ; 1.000        ; 2.857          ; Period ; clk                   ; Rise       ; segmain:inst1|count[9]                                                                          ;
; -1.857 ; 1.000        ; 2.857          ; Period ; clk                   ; Rise       ; segmain:inst1|count[6]                                                                          ;
; -1.857 ; 1.000        ; 2.857          ; Period ; clk                   ; Rise       ; segmain:inst1|count[8]                                                                          ;
; -1.857 ; 1.000        ; 2.857          ; Period ; clk                   ; Rise       ; segmain:inst1|count[7]                                                                          ;
; -1.857 ; 1.000        ; 2.857          ; Period ; clk                   ; Rise       ; segmain:inst1|count[2]                                                                          ;
; -1.857 ; 1.000        ; 2.857          ; Period ; clk                   ; Rise       ; segmain:inst1|count[5]                                                                          ;
; -1.857 ; 1.000        ; 2.857          ; Period ; clk                   ; Rise       ; segmain:inst1|count[4]                                                                          ;
; -1.857 ; 1.000        ; 2.857          ; Period ; clk                   ; Rise       ; segmain:inst1|count[3]                                                                          ;
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