📄 sm.fit.rpt
字号:
; 76 ; GND ; ;
; 77 ; VCC_CKLK ; ;
; 78 ; MIAO[0] ; LVTTL/LVCMOS ;
; 79 ; CLK2 ; LVTTL/LVCMOS ;
; 80 ; FEN[4] ; LVTTL/LVCMOS ;
; 81 ; GND_CKLK ; ;
; 82 ; GND ; ;
; 83 ; GND* ; ;
; 84 ; VCC_IO ; ;
; 85 ; FEN[5] ; LVTTL/LVCMOS ;
; 86 ; GND* ; ;
; 87 ; SHI[7] ; LVTTL/LVCMOS ;
; 88 ; GND* ; ;
; 89 ; MIAO[6] ; LVTTL/LVCMOS ;
; 90 ; MIAO[3] ; LVTTL/LVCMOS ;
; 91 ; VCC_INT ; ;
; 92 ; GND* ; ;
; 93 ; GND* ; ;
; 94 ; MIAO[7] ; LVTTL/LVCMOS ;
; 95 ; GND* ; ;
; 96 ; FEN[3] ; LVTTL/LVCMOS ;
; 97 ; GND* ; ;
; 98 ; VCC_IO ; ;
; 99 ; GND* ; ;
; 100 ; CQ[1] ; LVTTL/LVCMOS ;
; 101 ; SHI[5] ; LVTTL/LVCMOS ;
; 102 ; MIAO[2] ; LVTTL/LVCMOS ;
; 103 ; SHI[1] ; LVTTL/LVCMOS ;
; 104 ; SHI[6] ; LVTTL/LVCMOS ;
; 105 ; ^nCONFIG ; ;
; 106 ; VCC_INT ; ;
; 107 ; ^MSEL1 ; ;
; 108 ; ^MSEL0 ; ;
; 109 ; GND ; ;
; 110 ; VCC_IO ; ;
; 111 ; GND* ; ;
; 112 ; GND* ; ;
; 113 ; CQ[3] ; LVTTL/LVCMOS ;
; 114 ; GND* ; ;
; 115 ; GND* ; ;
; 116 ; GND* ; ;
; 117 ; GND ; ;
; 118 ; VCC_IO ; ;
; 119 ; GND* ; ;
; 120 ; GND* ; ;
; 121 ; GND* ; ;
; 122 ; GND* ; ;
; 123 ; GND ; ;
; 124 ; VCC_INT ; ;
; 125 ; GND* ; ;
; 126 ; GND* ; ;
; 127 ; GND* ; ;
; 128 ; GND* ; ;
; 129 ; GND ; ;
; 130 ; VCC_INT ; ;
; 131 ; GND* ; ;
; 132 ; Y[1] ; LVTTL/LVCMOS ;
; 133 ; CQ[0] ; LVTTL/LVCMOS ;
; 134 ; GND* ; ;
; 135 ; GND* ; ;
; 136 ; GND* ; ;
; 137 ; GND ; ;
; 138 ; VCC_IO ; ;
; 139 ; GND* ; ;
; 140 ; GND* ; ;
; 141 ; GND* ; ;
; 142 ; GND* ; ;
; 143 ; GND* ; ;
; 144 ; GND* ; ;
; 145 ; GND ; ;
; 146 ; VCC_IO ; ;
; 147 ; GND* ; ;
; 148 ; Y[0] ; LVTTL/LVCMOS ;
; 149 ; CQ[2] ; LVTTL/LVCMOS ;
; 150 ; Y[2] ; LVTTL/LVCMOS ;
; 151 ; GND ; ;
; 152 ; VCC_INT ; ;
; 153 ; #TDI ; ;
; 154 ; ^nCE ; ;
; 155 ; ^DCLK ; ;
; 156 ; ^DATA0 ; ;
; 157 ; GND* ; ;
; 158 ; SHI[0] ; LVTTL/LVCMOS ;
; 159 ; GND* ; ;
; 160 ; FEN[6] ; LVTTL/LVCMOS ;
; 161 ; GND* ; ;
; 162 ; GND* ; ;
; 163 ; GND* ; ;
; 164 ; GND* ; ;
; 165 ; VCC_IO ; ;
; 166 ; MIAO[5] ; LVTTL/LVCMOS ;
; 167 ; GND* ; ;
; 168 ; GND* ; ;
; 169 ; FEN[7] ; LVTTL/LVCMOS ;
; 170 ; GND* ; ;
; 171 ; GND ; ;
; 172 ; GND* ; ;
; 173 ; FEN[1] ; LVTTL/LVCMOS ;
; 174 ; GND* ; ;
; 175 ; GND* ; ;
; 176 ; GND* ; ;
; 177 ; GND* ; ;
; 178 ; VCC_IO ; ;
; 179 ; GND* ; ;
; 180 ; GND* ; ;
; 181 ; GND ; ;
; 182 ; MIAO[4] ; LVTTL/LVCMOS ;
; 183 ; SHI[4] ; LVTTL/LVCMOS ;
; 184 ; FEN[0] ; LVTTL/LVCMOS ;
; 185 ; VCC_INT ; ;
; 186 ; GND* ; ;
; 187 ; GND* ; ;
; 188 ; GND ; ;
; 189 ; GND* ; ;
; 190 ; GND* ; ;
; 191 ; GND* ; ;
; 192 ; GND* ; ;
; 193 ; GND* ; ;
; 194 ; VCC_IO ; ;
; 195 ; GND* ; ;
; 196 ; GND* ; ;
; 197 ; GND* ; ;
; 198 ; GND* ; ;
; 199 ; GND* ; ;
; 200 ; GND* ; ;
; 201 ; VCC_INT ; ;
; 202 ; GND* ; ;
; 203 ; GND* ; ;
; 204 ; GND* ; ;
; 205 ; GND* ; ;
; 206 ; GND* ; ;
; 207 ; GND* ; ;
; 208 ; GND* ; ;
+-------+------------+--------------+
+-----------------------------------------------+
; Control Signals ;
+------+-------+---------+-------+--------------+
; Name ; Pin # ; Fan-Out ; Usage ; Global Usage ;
+------+-------+---------+-------+--------------+
; CLK2 ; 79 ; 3 ; Clock ; Pin ;
+------+-------+---------+-------+--------------+
+------------------------------------+
; Global & Other Fast Signals ;
+---------+-------+---------+--------+
; Name ; Pin # ; Fan-Out ; Global ;
+---------+-------+---------+--------+
; FEN[0] ; 184 ; 1 ; no ;
; MIAO[4] ; 182 ; 1 ; no ;
; MIAO[0] ; 78 ; 1 ; no ;
; FEN[4] ; 80 ; 1 ; no ;
; SHI[4] ; 183 ; 1 ; no ;
; CLK2 ; 79 ; 3 ; yes ;
+---------+-------+---------+--------+
+---------------------------------+
; Non-Global High Fan-Out Signals ;
+---------------+-----------------+
; Name ; Fan-Out ;
+---------------+-----------------+
; BT[1]~86 ; 15 ;
; BT[0]~84 ; 14 ;
; BT[2]~85 ; 9 ;
; Mux5~12 ; 7 ;
; CQ[3]$latch~2 ; 2 ;
; Y[2]$latch~2 ; 2 ;
; CQ[2]$latch~2 ; 2 ;
; Y[0]$latch~2 ; 2 ;
; Y[1]$latch~2 ; 2 ;
; CQ[1]$latch~2 ; 2 ;
; CQ[0]$latch~2 ; 2 ;
; Mux0~101 ; 1 ;
; FEN[6] ; 1 ;
; Mux1~100 ; 1 ;
; SHI[5] ; 1 ;
; SHI[7] ; 1 ;
; FEN[7] ; 1 ;
; SHI[3] ; 1 ;
; Mux3~98 ; 1 ;
; FEN[3] ; 1 ;
; Mux3~99 ; 1 ;
; MIAO[7] ; 1 ;
; SHI[2] ; 1 ;
; Mux2~100 ; 1 ;
; MIAO[2] ; 1 ;
; SHI[6] ; 1 ;
; Mux2~98 ; 1 ;
; MIAO[6] ; 1 ;
; Mux2~101 ; 1 ;
; FEN[2] ; 1 ;
; Mux3~101 ; 1 ;
; MIAO[0] ; 1 ;
; Mux3~100 ; 1 ;
; Mux0~99 ; 1 ;
; MIAO[1] ; 1 ;
; Mux1~98 ; 1 ;
; MIAO[3] ; 1 ;
; Mux1~99 ; 1 ;
; MIAO[5] ; 1 ;
; SHI[4] ; 1 ;
; SHI[0] ; 1 ;
; Mux2~99 ; 1 ;
; SHI[1] ; 1 ;
; FEN[5] ; 1 ;
; MIAO[4] ; 1 ;
; FEN[1] ; 1 ;
; FEN[4] ; 1 ;
; FEN[0] ; 1 ;
; Mux1~101 ; 1 ;
; Mux0~102 ; 1 ;
+---------------+-----------------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 620 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 1 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 1 ;
; 8 ; 2 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
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