encod8_3_casex_tb.tf

FPGA开发板上写的Verilog代码： 功能是从电脑端发送一个字节

module testbench();

// Inputs
    reg [7:0] i;


// Outputs
    wire [2:0] y;


// Instantiate the UUT
    encod8_3_casex uut (.y(y), .i(i));


// Initialize Inputs
 initial $monitor($time, "y=%b, i=%b", y, i);

// Initialize Inputs
initial i = 8'b00000000;
 

initial begin
  #10 i=8'b1z111111;
  #10 i=8'b11?11110;
  #10 i=8'b1x111100;
  #10 i=8'b11111000;
  #10 i=8'b11110000;
  #10 i=8'b11100000;
  #10 i=8'b11000000;
  #10 i=8'b10000000;
end


 initial #90 $finish; //Complete simulation after 90 units

endmodule