mul4_1_case.v

来自「FPGA开发板上写的Verilog代码： 功能是从电脑端发送一个字节」· Verilog 代码 · 共 24 行

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//4 to 1 multiplexer using case....endcase statement
//Filename : mul4_1_case.v
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module mul4_1_case(y, s,i);
output y;
input [1:0] s;	  //Selection signal
input [3:0] i;	  //4-bit input

reg y;
always @(s or i)
begin
   case (s)
      2'b00 : y = i[0];
      2'b01 : y = i[1];
      2'b10 : y = i[2];
      2'b11 : y = i[3];
      default : y = 1'b0;
   endcase
end


endmodule