f50k_hier_info

来自「VHDL产生时钟50分频程序」· 代码 · 共 46 行

|f50k
clk => y1[12].CLK
clk => y1[11].CLK
clk => y1[10].CLK
clk => y1[9].CLK
clk => y1[8].CLK
clk => y1[7].CLK
clk => y1[6].CLK
clk => y1[5].CLK
clk => y1[4].CLK
clk => y1[3].CLK
clk => y1[2].CLK
clk => y1[1].CLK
clk => y1[0].CLK
clk => clk1.CLK
clk => y2[4].CLK
clk => y2[3].CLK
clk => y2[2].CLK
clk => y2[1].CLK
clk => y2[0].CLK
clk => clk2.CLK
clk => y1[13].CLK
load => i85.OUTPUTSELECT
load => i86.OUTPUTSELECT
load => i87.OUTPUTSELECT
reset => temp[7].ACLR
reset => temp[5].PRESET
reset => temp[4].PRESET
reset => temp[3].PRESET
reset => temp[2].PRESET
reset => temp[0].PRESET
reset => temp[1].ACLR
reset => temp[6].PRESET
reset => temp[8].ACLR
reset => b.ENA
qout[0] <= i~19.DB_MAX_OUTPUT_PORT_TYPE
qout[1] <= i~18.DB_MAX_OUTPUT_PORT_TYPE
qout[2] <= i~17.DB_MAX_OUTPUT_PORT_TYPE
qout[3] <= i~16.DB_MAX_OUTPUT_PORT_TYPE
qout[4] <= i~15.DB_MAX_OUTPUT_PORT_TYPE
qout[5] <= i~14.DB_MAX_OUTPUT_PORT_TYPE
qout[6] <= i~13.DB_MAX_OUTPUT_PORT_TYPE
qout[7] <= i~12.DB_MAX_OUTPUT_PORT_TYPE