seg7led.fit.rpt

Verilog 经典实例

; Fitter Initial Placement Seed                                      ; 1                              ; 1                              ;
; Slow Slew Rate                                                     ; Off                            ; Off                            ;
; PCI I/O                                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Cyclone                                   ; Auto                           ; Auto                           ;
; Auto Delay Chains                                                  ; On                             ; On                             ;
; Auto Merge PLLs                                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off                            ; Off                            ;
; Perform Register Duplication for Performance                       ; Off                            ; Off                            ;
; Perform Register Retiming for Performance                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining                             ; Off                            ; Off                            ;
; Fitter Effort                                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication                           ; Auto                           ; Auto                           ;
; Auto Register Duplication                                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                                  ; On                             ; On                             ;
; Auto Global Register Control Signals                               ; On                             ; On                             ;
; Stop After Congestion Map Generation                               ; Off                            ; Off                            ;
; Save Intermediate Fitting Results                                  ; Off                            ; Off                            ;
+--------------------------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in G:/Q71/verilog/seg7led/seg7led.pin.


+---------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                             ;
+---------------------------------------------+-----------------------------+
; Resource                                    ; Usage                       ;
+---------------------------------------------+-----------------------------+
; Total logic elements                        ; 92 / 5,980 ( 2 % )          ;
;     -- Combinational with no register       ; 28                          ;
;     -- Register only                        ; 0                           ;
;     -- Combinational with a register        ; 64                          ;
;                                             ;                             ;
; Logic element usage by number of LUT inputs ;                             ;
;     -- 4 input functions                    ; 22                          ;
;     -- 3 input functions                    ; 2                           ;
;     -- 2 input functions                    ; 65                          ;
;     -- 1 input functions                    ; 3                           ;
;     -- 0 input functions                    ; 0                           ;
;                                             ;                             ;
; Logic elements by mode                      ;                             ;
;     -- normal mode                          ; 32                          ;
;     -- arithmetic mode                      ; 60                          ;
;     -- qfbk mode                            ; 0                           ;
;     -- register cascade mode                ; 0                           ;
;     -- synchronous clear/load mode          ; 63                          ;
;     -- asynchronous clear/load mode         ; 0                           ;
;                                             ;                             ;
; Total registers                             ; 64 / 6,523 ( < 1 % )        ;
; Total LABs                                  ; 11 / 598 ( 2 % )            ;
; Logic elements in carry chains              ; 63                          ;
; User inserted logic elements                ; 0                           ;
; Virtual pins                                ; 0                           ;
; I/O pins                                    ; 14 / 185 ( 8 % )            ;
;     -- Clock pins                           ; 1 / 2 ( 50 % )              ;
; Global signals                              ; 2                           ;
; M4Ks                                        ; 0 / 20 ( 0 % )              ;
; Total memory bits                           ; 0 / 92,160 ( 0 % )          ;
; Total RAM block bits                        ; 0 / 92,160 ( 0 % )          ;
; PLLs                                        ; 0 / 2 ( 0 % )               ;
; Global clocks                               ; 2 / 8 ( 25 % )              ;
; Average interconnect usage                  ; 0%                          ;
; Peak interconnect usage                     ; 0%                          ;
; Maximum fan-out node                        ; clk                         ;
; Maximum fan-out                             ; 48                          ;
; Highest non-global fan-out signal           ; int_div:inst6|LessThan0~716 ;
; Highest non-global fan-out                  ; 33                          ;
; Total fan-out                               ; 409                         ;
; Average fan-out                             ; 3.79                        ;
+---------------------------------------------+-----------------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                  ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name  ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clk   ; 28    ; 1        ; 0            ; 12           ; 2           ; 48                    ; 0                  ; yes    ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
; reset ; 61    ; 4        ; 2            ; 0            ; 2           ; 31                    ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; 3.3-V LVTTL  ; Off         ; User                 ;
+-------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                                     ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
; Name         ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load  ;
+--------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
; 78ledcom[0]  ; 165   ; 3        ; 35           ; 16           ; 2           ; no              ; no                     ; no            ; no             ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 10 pF ;
; 78ledcom[1]  ; 164   ; 3        ; 35           ; 15           ; 0           ; no              ; no                     ; no            ; no             ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 10 pF ;
; 78ledcom[2]  ; 167   ; 3        ; 35           ; 16           ; 0           ; no              ; no                     ; no            ; no             ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 10 pF ;
; 78ledcom[3]  ; 166   ; 3        ; 35           ; 16           ; 1           ; no              ; no                     ; no            ; no             ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 10 pF ;
; 78leddata[0] ; 162   ; 3        ; 35           ; 15           ; 2           ; no              ; no                     ; no            ; no             ; no              ; no         ; no            ; no       ; Off          ; 3.3-V LVTTL  ; 24mA             ; Off         ; User                 ; 10 pF ;