Verilog的135个经典设计 实例 - 免费下载
技术资料资源
文件大小：2107 K
📋 资源详细信息
💡 温馨提示：本资源由用户 canderile 上传分享，仅供学习交流使用。如有侵权，请联系我们删除。
资源简介
【例3.1]4位全加器
module adder 4（cout，sum i na，i nb，cin）；output[3：0]sum output cout；input[3：0]i na，i nb；input cin；assign（cout，suml=i na +i nb+ci n；endmodule
【例3.2]4位计数器
module count 4（out，reset，clk）；output[3：0]out；input reset，cl k；regl 3：01 out；always@posedge clk）
立即下载此资源
提示：下载后请用压缩软件解压，推荐使用 WinRAR 或 7-Zip
资源说明
下载说明
- 下载需消耗 2积分
- 24小时内重复下载不扣分
- 支持断点续传
- 资源永久有效
使用说明
- 下载后用解压软件解压
- 推荐 WinRAR 或 7-Zip
- 如有密码请查看说明
- 解压后即可使用
积分获取
- 上传资源获得积分
- 每日签到免费领取
- 邀请好友注册奖励
- 查看详情 →