multl6s.cmp_bb.logdb

来自「Verilog 经典实例」· LOGDB 代码 · 共 4 行

LOGDB
4 行
字号 
v1
DSP_BALANCING_IMPLEMENTATION,DSP_BLOCKS,lpm_mult0:inst2|lpm_mult:lpm_mult_component|mult_6bn:auto_generated|mac_out2,
PORT_SWAPPING,PORT_SWAPPING_FINISHED,lpm_mult0:inst2|lpm_mult:lpm_mult_component|mult_6bn:auto_generated|mac_mult1,

multl6s.cmp_bb.logdb - 源码说明

本页面展示了「Verilog 经典实例」中的 multl6s.cmp_bb.logdb 源码文件，采用 LOGDB 编程语言编写，共 4 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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