counter.hier_info

verilog写的频率计程序的计数模块,

|counter
EN => always0~16.IN0
CLR => always0~15.IN0
F_IN => Q0[2]~reg0.CLK
F_IN => Q0[1]~reg0.CLK
F_IN => Q0[0]~reg0.CLK
F_IN => F_OUT~reg0.CLK
F_IN => Q1[3]~reg0.CLK
F_IN => Q1[2]~reg0.CLK
F_IN => Q1[1]~reg0.CLK
F_IN => Q1[0]~reg0.CLK
F_IN => Q2[3]~reg0.CLK
F_IN => Q2[2]~reg0.CLK
F_IN => Q2[1]~reg0.CLK
F_IN => Q2[0]~reg0.CLK
F_IN => Q3[3]~reg0.CLK
F_IN => Q3[2]~reg0.CLK
F_IN => Q3[1]~reg0.CLK
F_IN => Q3[0]~reg0.CLK
F_IN => Q4[3]~reg0.CLK
F_IN => Q4[2]~reg0.CLK
F_IN => Q4[1]~reg0.CLK
F_IN => Q4[0]~reg0.CLK
F_IN => Q5[3]~reg0.CLK
F_IN => Q5[2]~reg0.CLK
F_IN => Q5[1]~reg0.CLK
F_IN => Q5[0]~reg0.CLK
F_IN => Q0[3]~reg0.CLK
F_OUT <= F_OUT~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q0[0] <= Q0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q0[1] <= Q0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q0[2] <= Q0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q0[3] <= Q0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q1[0] <= Q1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q1[1] <= Q1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q1[2] <= Q1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q1[3] <= Q1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q2[0] <= Q2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q2[1] <= Q2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q2[2] <= Q2[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q2[3] <= Q2[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q3[0] <= Q3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q3[1] <= Q3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q3[2] <= Q3[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q3[3] <= Q3[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q4[0] <= Q4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q4[1] <= Q4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q4[2] <= Q4[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q4[3] <= Q4[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q5[0] <= Q5[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q5[1] <= Q5[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q5[2] <= Q5[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
Q5[3] <= Q5[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE