sync_r2w.v

来自「多时钟域下同步逻辑的RTL代码（包括数据同步器和控制信号万能同步器）」· Verilog 代码 · 共 31 行

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 *		模块名：sync_r2w
 *		时  间：2007-05-14
 *    设计者: 张波涛
 *    说  明：FIFO的写时钟域的同步模块, 将读指针同步到写时钟域
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//`include "timescale.v"

module sync_r2w(
	wrptr2,		//读指针同步到写时钟域的同步信号
	rptr,       //读指针
	wclk,       //写时钟
	wrst_n      //写时钟域复位信号
	);
	
  parameter ADDRSIZE = 4;
  
  output [ADDRSIZE:0] wrptr2;
  input 	[ADDRSIZE:0] rptr;
  input 	wclk,wrst_n;
  
  reg[ADDRSIZE:0] wrptr2,wrptr1;
  
  always @ (posedge wclk or negedge wrst_n)
    if(!wrst_n)
         {wrptr2,wrptr1} <= 0;
    else
         {wrptr2,wrptr1} <= {wrptr1,rptr};
            
 endmodule