sync_w2r.v

来自「多时钟域下同步逻辑的RTL代码（包括数据同步器和控制信号万能同步器）」· Verilog 代码 · 共 32 行

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 *		模块名：sync_w2r
 *		时  间：2007-05-14
 *    设计者：张波涛
 *    说  明：FIFO的读时钟域的同步模块, 将写指针同步到读时钟域
 **************************************************************/
 
// `include "timescale.v"
 
 
module sync_w2r(
	rwptr2,		//写指针同步到读时钟域的同步信号
	wptr,       //写指针
	rclk,       //读时钟
	rrst_n      //读时钟域复位信号
	);
	
  parameter ADDRSIZE = 4;
  
  output [ADDRSIZE:0]	rwptr2;
  input [ADDRSIZE:0] 	wptr;
  input rclk,rrst_n;
  
  reg [ADDRSIZE:0] rwptr2,rwptr1;
  
  always @(posedge rclk or negedge rrst_n)
     if(!rrst_n)
             {rwptr2,rwptr1} <= 0;
     else 
         {rwptr2,rwptr1} <= {rwptr1,wptr};
            
endmodule