fifomem.v

来自「多时钟域下同步逻辑的RTL代码（包括数据同步器和控制信号万能同步器）」· Verilog 代码 · 共 39 行

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 *		模块名：fifomem
 *		时  间：2007-05-14
 *    设计者：张波涛
 *    说  明：异步FIFO的MEM模块
 *************************************************/
 
// `include "timescale.v"
 
 
module fifomem(
	rdata,		//读数据总线
	wdata,      //写数据总线
	waddr,      //写地址
	raddr,      //读地址
	wclken,     //写使能
	wclk        //写时钟
	);
	
    parameter DATASIZE = 8;
    parameter ADDRSIZE = 4;
    
    output [DATASIZE -1:0] rdata;
    
    input [DATASIZE -1:0] wdata;
    input [ADDRSIZE -1:0] waddr,raddr;
    input 					  wclken,wclk;
    
    reg[DATASIZE -1:0] MEM [0:(1 << ADDRSIZE)-1];
    
    assign rdata = MEM[raddr];
    
    always @(posedge wclk)
    begin
     if(wclken)
           MEM[waddr] <= wdata;
    end
              
endmodule