_primary.vhd

来自「一个完整的viterbi(2,1,7)编码程序」· VHDL 代码 · 共 10 行

library verilog;
use verilog.vl_types.all;
entity DFF is
    port(
        Q               : out    vl_logic;
        D               : in     vl_logic;
        CP              : in     vl_logic
    );
end DFF;