csa.v

来自「64位乘法器源码verilog,经过验证测试」· Verilog 代码 · 共 12 行

module csa(a,b,c,s,co);
    input [15:0] a;
    input [15:0] b;
	 input [15:0] c;
    output [15:0] s;
    output [15:0] co;

assign s = (a^b)^c;
assign co = (a&b) | (b&c) | (a&c); 

endmodule