mult_const2.v

来自「64位乘法器源码verilog,经过验证测试」· Verilog 代码 · 共 10 行

module mult_const2(a,c);
    input [7:0] a;
    output [15:0] c;

	 wire [7:0] b;
	 assign b = 8'b10101100;
	 assign c = a*b;

endmodule