tb_div.v

来自「偶数分频」· Verilog 代码 · 共 49 行

//~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~

// Project      :   SAMPLE
// File Name    :   sample.v
// Author       :   ASIC man
// Description  :   sample coding
//~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
// $Log: $
//~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
//
//~~~~~~~~~~~~~~~~~~~~~~~~~~~
// Including files
//~~~~~~~~~~~~~~~~~~~~~~~~~~~

//`include "defines.v"
                                
//~~~~~~~~~~~~~~~~~~~~~~~~~~~ 
// Module list             
//~~~~~~~~~~~~~~~~~~~~~~~~~~~   
module TB_DIV;
//~~~~~~~~~~~~~~~~~~~~~~~~~~~
// Internal signals
//~~~~~~~~~~~~~~~~~~~~~~~~~~~
reg         tb_clk;
reg         tb_rst;
wire        tb_clk_out;

//~~~~~~~~~~~~~~~~~~~~~~~~~~
// Module Instantiation
//~~~~~~~~~~~~~~~~~~~~~~~~~~  
DIV_EVEN MY_DIV(.clk(tb_clk),.rst(tb_rst),.clk_out(tb_clk_out));

always # 5 tb_clk=~tb_clk;

initial
begin
                tb_clk=1'b0;
                tb_rst=1'b0;
       # 20     tb_rst=1'b1;
       # 1200   $finish;
end

initial $shm_open ("waves.shm");
initial $shm_probe ("AS");

initial $monitor($time,,,"tb_clk=%b tb_rst=%b tb_clk_out=%b ",tb_clk,tb_rst,tb_clk_out);
endmodule