clkrst.v

// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial //

//////////////////////////////////////////////////////////////////////
////                                                              ////
////  Clock and Reset Generator module                            ////
////                                                              ////
////  Author:                                                  	  ////
////      - Jianmin Zhang                                         ////
////                                                              ////
//////////////////////////////////////////////////////////////////////

`include "timescale.v"

module clkrst(clk_o, rst_o);

//
// I/O ports
//
output	clk_o;	// Clock
output	rst_o;	// Reset

//
// Internal regs
//
reg	clk_o;	// Clock
reg	rst_o;	// Reset

initial 
begin
	clk_o = 0;
	rst_o = 1;
	#20;
	rst_o = 0;
end

//
// Clock
//
always #2 clk_o = ~clk_o;

endmodule