readme.txt

Verilog HDL 编写的CY7C68013 SLAVE FIFO接口程序

本程序在USB FX2 CPLD 实验板上实现同步FIFO AUTO IN 功能。

包含两文件夹：
同步自动输入CPLD------CPLD模拟数据输入；
同步自动输入估计------CY7C68013固件程序，设置同步 FIFO  EP8 AUTO IN ；

操作说明：
1.配置说明
FLAGA----PF
FLAGB----FF---LED[0]----FULL----CPLD PIN 112
FLAGC----EP---LED[2]----EMPTY---CPLD PIN 110

SLWR---LED[1]---CPLD PIN 111

所有标志信号为低电平有效。

CPLD PIN 74-----BUTTON0----低电平不进行传输数据
CPLD PIN 76-----BUTTON1----低电平开始往FX2写数据

测试方法：
1.下载CPLD程序fifo_cntl.pof
2.下载FX2程序tcxmaster.hex