fifo_cntl.fit.rpt

Verilog HDL 编写的CY7C68013 SLAVE FIFO接口程序

; o_data[4]  ; Output   ; --            ;
; o_data[5]  ; Output   ; --            ;
; o_data[6]  ; Output   ; --            ;
; o_data[7]  ; Output   ; --            ;
; o_data[8]  ; Output   ; --            ;
; o_data[9]  ; Output   ; --            ;
; o_data[10] ; Output   ; --            ;
; o_data[11] ; Output   ; --            ;
; o_data[12] ; Output   ; --            ;
; o_data[13] ; Output   ; --            ;
; o_data[14] ; Output   ; --            ;
; o_data[15] ; Output   ; --            ;
; fifoadr[0] ; Output   ; --            ;
; fifoadr[1] ; Output   ; --            ;
; pktend     ; Output   ; --            ;
; slwr       ; Output   ; --            ;
; led[0]     ; Output   ; --            ;
; led[1]     ; Output   ; --            ;
; led[2]     ; Output   ; --            ;
; ifclk      ; Output   ; --            ;
; slcs       ; Output   ; --            ;
+------------+----------+---------------+


+-----------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                           ;
+----------------+--------------+---------+--------------+--------+----------------------+------------------+
; Name           ; Location     ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+----------------+--------------+---------+--------------+--------+----------------------+------------------+
; btn[0]         ; PIN_74       ; 32      ; Async. clear ; yes    ; Global Clock         ; GCLK3            ;
; channel[0]~415 ; LC_X11_Y7_N5 ; 12      ; Clock enable ; no     ; --                   ; --               ;
; channel[0]~416 ; LC_X11_Y7_N6 ; 3       ; Clock enable ; no     ; --                   ; --               ;
; clk            ; PIN_20       ; 6       ; Clock        ; yes    ; Global Clock         ; GCLK1            ;
; clk_25M        ; LC_X10_Y4_N2 ; 36      ; Clock        ; yes    ; Global Clock         ; GCLK2            ;
; o_data[2]~649  ; LC_X11_Y7_N8 ; 16      ; Clock enable ; no     ; --                   ; --               ;
+----------------+--------------+---------+--------------+--------+----------------------+------------------+


+----------------------------------------------------------------------------+
; Global & Other Fast Signals                                                ;
+---------+--------------+---------+----------------------+------------------+
; Name    ; Location     ; Fan-Out ; Global Resource Used ; Global Line Name ;
+---------+--------------+---------+----------------------+------------------+
; btn[0]  ; PIN_74       ; 32      ; Global Clock         ; GCLK3            ;
; clk     ; PIN_20       ; 6       ; Global Clock         ; GCLK1            ;
; clk_25M ; LC_X10_Y4_N2 ; 36      ; Global Clock         ; GCLK2            ;
+---------+--------------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+----------------+----------------+
; Name           ; Fan-Out        ;
+----------------+----------------+
; state          ; 20             ;
; o_data[2]~649  ; 16             ;
; channel[0]~415 ; 12             ;
; Equal1~108     ; 10             ;
; Equal1~107     ; 10             ;
; Equal1~106     ; 10             ;
; Add1~188       ; 5              ;
; Add1~178       ; 5              ;
; full           ; 4              ;
; channel[0]     ; 4              ;
; channel[0]~416 ; 3              ;
; num[4]         ; 3              ;
; channel[1]     ; 3              ;
; counter[11]    ; 3              ;
; counter[9]     ; 3              ;
; counter[8]     ; 3              ;
; counter[7]     ; 3              ;
; counter[6]     ; 3              ;
; counter[5]     ; 3              ;
; counter[4]     ; 3              ;
; counter[3]     ; 3              ;
; counter[2]     ; 3              ;
; counter[1]     ; 3              ;
; counter[0]     ; 3              ;
; counter[10]    ; 2              ;
; Equal0~41      ; 2              ;
; num[3]         ; 2              ;
; num[2]         ; 2              ;
; num[1]         ; 2              ;
; slwr~reg0      ; 2              ;
; channel[2]     ; 2              ;
; btn[1]         ; 1              ;
; empty          ; 1              ;
; Add0~81COUT1   ; 1              ;
; Add0~81        ; 1              ;
; Add0~80        ; 1              ;
; Add0~79COUT1   ; 1              ;
; Add0~79        ; 1              ;
; Add0~78        ; 1              ;
; Add0~77COUT1   ; 1              ;
; Add0~77        ; 1              ;
; Add0~76        ; 1              ;
; Add0~75COUT1   ; 1              ;
; Add0~75        ; 1              ;
; Add0~74        ; 1              ;
; Add0~72        ; 1              ;
; Add1~199       ; 1              ;
; Add1~198       ; 1              ;
; Add1~197       ; 1              ;
; Add1~196COUT1  ; 1              ;
+----------------+----------------+


+--------------------------------------------------+
; Interconnect Usage Summary                       ;
+----------------------------+---------------------+
; Interconnect Resource Type ; Usage               ;
+----------------------------+---------------------+
; C4s                        ; 61 / 2,870 ( 2 % )  ;
; Direct links               ; 9 / 3,938 ( < 1 % ) ;
; Global clocks              ; 3 / 4 ( 75 % )      ;
; LAB clocks                 ; 12 / 72 ( 17 % )    ;
; LUT chains                 ; 1 / 1,143 ( < 1 % ) ;
; Local interconnects        ; 77 / 3,938 ( 2 % )  ;
; R4s                        ; 76 / 2,832 ( 3 % )  ;
+----------------------------+---------------------+


+--------------------------------------------------------------------------+
; LAB Logic Elements                                                       ;
+--------------------------------------------+-----------------------------+
; Number of Logic Elements  (Average = 7.63) ; Number of LABs  (Total = 8) ;
+--------------------------------------------+-----------------------------+
; 1                                          ; 1                           ;
; 2                                          ; 0                           ;
; 3                                          ; 0                           ;
; 4                                          ; 1                           ;
; 5                                          ; 0                           ;
; 6                                          ; 0                           ;
; 7                                          ; 0                           ;
; 8                                          ; 2                           ;
; 9                                          ; 0                           ;
; 10                                         ; 4                           ;
+--------------------------------------------+-----------------------------+