fifo_cntl.cdf

Verilog HDL 编写的CY7C68013 SLAVE FIFO接口程序

/* Quartus II Version 7.2 Build 151 09/26/2007 SJ Full Version */
JedecChain;
	FileRevision(JESD32A);
	DefaultMfr(6E);

	P ActionCode(Cfg)
		Device PartName(EPM1270T144) Path("F:/CPLD数据采集板/CY68013开发相关资料/测试程序/slavefifo同步仿真/工程2/同步CPLD/") File("fifo_cntl.pof") MfrSpec(OpMask(3) SEC_Device(EPM1270T144) Child_OpMask(2 3 3));

ChainEnd;

AlteraBegin;
	ChainType(JTAG);
AlteraEnd;