d_agc.fit.rpt

FPGA数字AGC(帮同学做的毕业设计)

; Final Placement Optimizations                      ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations        ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                      ; 1                              ; 1                              ;
; Slow Slew Rate                                     ; Off                            ; Off                            ;
; PCI I/O                                            ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                              ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                          ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                 ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix/Stratix GX        ; Auto                           ; Auto                           ;
; Auto Delay Chains                                  ; On                             ; On                             ;
; Auto Merge PLLs                                    ; On                             ; On                             ;
; Perform Physical Synthesis for Combinational Logic ; Off                            ; Off                            ;
; Perform Register Duplication                       ; Off                            ; Off                            ;
; Perform Register Retiming                          ; Off                            ; Off                            ;
; Perform Asynchronous Signal Pipelining             ; Off                            ; Off                            ;
; Fitter Effort                                      ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                    ; Normal                         ; Normal                         ;
; Logic Cell Insertion - Logic Duplication           ; Auto                           ; Auto                           ;
; Auto Register Duplication                          ; Auto                           ; Auto                           ;
; Auto Global Clock                                  ; On                             ; On                             ;
; Auto Global Register Control Signals               ; On                             ; On                             ;
+----------------------------------------------------+--------------------------------+--------------------------------+


+--------------+
; Pin-Out File ;
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The pin-out file can be found in C:/Documents and Settings/joe/桌面/梁言的毕设/D_AGC/D_AGC.pin.


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; Fitter Resource Usage Summary                                               ;
+---------------------------------------------+-------------------------------+
; Resource                                    ; Usage                         ;
+---------------------------------------------+-------------------------------+
; Total logic elements                        ; 139 / 41,250 ( < 1 % )        ;
;     -- Combinational with no register       ; 104                           ;
;     -- Register only                        ; 16                            ;
;     -- Combinational with a register        ; 19                            ;
;                                             ;                               ;
; Logic element usage by number of LUT inputs ;                               ;
;     -- 4 input functions                    ; 16                            ;
;     -- 3 input functions                    ; 35                            ;
;     -- 2 input functions                    ; 65                            ;
;     -- 1 input functions                    ; 10                            ;
;     -- 0 input functions                    ; 13                            ;
;                                             ;                               ;
; Logic elements by mode                      ;                               ;
;     -- normal mode                          ; 73                            ;
;     -- arithmetic mode                      ; 66                            ;
;     -- qfbk mode                            ; 0                             ;
;     -- register cascade mode                ; 0                             ;
;     -- synchronous clear/load mode          ; 12                            ;
;     -- asynchronous clear/load mode         ; 0                             ;
;                                             ;                               ;
; Total LABs                                  ; 18 / 4,125 ( < 1 % )          ;
; Logic elements in carry chains              ; 71                            ;
; User inserted logic elements                ; 0                             ;
; Virtual pins                                ; 0                             ;
; I/O pins                                    ; 62 / 616 ( 10 % )             ;
;     -- Clock pins                           ; 1 / 16 ( 6 % )                ;
; Global signals                              ; 1                             ;
; M512s                                       ; 0 / 384 ( 0 % )               ;
; M4Ks                                        ; 0 / 183 ( 0 % )               ;
; M-RAMs                                      ; 0 / 4 ( 0 % )                 ;
; Total memory bits                           ; 0 / 3,423,744 ( 0 % )         ;
; Total RAM block bits                        ; 0 / 3,423,744 ( 0 % )         ;
; DSP block 9-bit elements                    ; 0 / 112 ( 0 % )               ;
; PLLs                                        ; 0 / 6 ( 0 % )                 ;
; Global clocks                               ; 1 / 16 ( 6 % )                ;
; Regional clocks                             ; 0 / 16 ( 0 % )                ;
; Fast regional clocks                        ; 0 / 16 ( 0 % )                ;
; SERDES transmitters                         ; 0 / 90 ( 0 % )                ;
; SERDES receivers                            ; 0 / 90 ( 0 % )                ;
; Maximum fan-out node                        ; ~STRATIX_FITTER_CREATED_GND~I ;
; Maximum fan-out                             ; 37                            ;
; Highest non-global fan-out signal           ; ~STRATIX_FITTER_CREATED_GND~I ;
; Highest non-global fan-out                  ; 37                            ;
; Total fan-out                               ; 473                           ;
; Average fan-out                             ; 2.34                          ;
+---------------------------------------------+-------------------------------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                      ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name      ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; aclr      ; AF21  ; 8        ; 19           ; 0            ; 2           ; 0                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;
; reset_IIR ; L11   ; 4        ; 63           ; 62           ; 0           ; 32                    ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; Fitter               ;