freq_cnt.tan.rpt

利用FPGA实现的脉宽测试技术,基于VHDL,测试误差为时钟周期

; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[13] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[14] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[15] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[16] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[17] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[18] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[19] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[20] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[21] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[22] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[23] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[24] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[25] ; clk      ;
; N/A   ; None         ; 1.630 ns   ; lock   ; count_int[26] ; clk      ;
; N/A   ; None         ; 1.586 ns   ; signel ; count_int[0]  ; clk      ;
; N/A   ; None         ; 1.501 ns   ; reset  ; freq[24]~reg0 ; clk      ;
; N/A   ; None         ; 1.501 ns   ; reset  ; freq[25]~reg0 ; clk      ;
; N/A   ; None         ; 1.500 ns   ; reset  ; freq[18]~reg0 ; clk      ;
; N/A   ; None         ; 1.500 ns   ; reset  ; freq[19]~reg0 ; clk      ;
; N/A   ; None         ; 1.500 ns   ; reset  ; freq[20]~reg0 ; clk      ;
; N/A   ; None         ; 1.500 ns   ; reset  ; freq[21]~reg0 ; clk      ;
; N/A   ; None         ; 1.500 ns   ; reset  ; freq[22]~reg0 ; clk      ;
; N/A   ; None         ; 1.500 ns   ; reset  ; freq[23]~reg0 ; clk      ;
; N/A   ; None         ; 1.500 ns   ; reset  ; freq[26]~reg0 ; clk      ;
; N/A   ; None         ; 1.417 ns   ; lock   ; freq[10]~reg0 ; clk      ;
; N/A   ; None         ; 1.417 ns   ; lock   ; freq[11]~reg0 ; clk      ;
; N/A   ; None         ; 1.417 ns   ; lock   ; freq[12]~reg0 ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[13] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[14] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[15] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[16] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[17] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[18] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[19] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[20] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[21] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[22] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[23] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[24] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[25] ; clk      ;
; N/A   ; None         ; 1.306 ns   ; reset  ; count_int[26] ; clk      ;
; N/A   ; None         ; 1.222 ns   ; lock   ; count_int[0]  ; clk      ;
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; N/A   ; None         ; 1.109 ns   ; lock   ; freq[13]~reg0 ; clk      ;
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; N/A   ; None         ; 1.109 ns   ; lock   ; freq[15]~reg0 ; clk      ;
; N/A   ; None         ; 1.109 ns   ; lock   ; freq[16]~reg0 ; clk      ;
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; N/A   ; None         ; 1.093 ns   ; reset  ; freq[10]~reg0 ; clk      ;
; N/A   ; None         ; 1.093 ns   ; reset  ; freq[11]~reg0 ; clk      ;
; N/A   ; None         ; 1.093 ns   ; reset  ; freq[12]~reg0 ; clk      ;
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; N/A   ; None         ; 0.898 ns   ; reset  ; count_int[6]  ; clk      ;
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; N/A   ; None         ; 0.898 ns   ; reset  ; count_int[8]  ; clk      ;
; N/A   ; None         ; 0.898 ns   ; reset  ; count_int[9]  ; clk      ;
; N/A   ; None         ; 0.898 ns   ; reset  ; count_int[10] ;