_primary.vhd

来自「altera fpga verilog 设计的基于查找表的DCT程序及zigza」· VHDL 代码 · 共 82 行

library verilog;
use verilog.vl_types.all;
entity dct is
    generic(
        coef_width      : integer := 11;
        di_width        : integer := 8;
        do_width        : integer := 12
    );
    port(
        clk             : in     vl_logic;
        ena             : in     vl_logic;
        rst             : in     vl_logic;
        dstrb           : in     vl_logic;
        din             : in     vl_logic_vector;
        dout_00         : out    vl_logic_vector;
        dout_01         : out    vl_logic_vector;
        dout_02         : out    vl_logic_vector;
        dout_03         : out    vl_logic_vector;
        dout_04         : out    vl_logic_vector;
        dout_05         : out    vl_logic_vector;
        dout_06         : out    vl_logic_vector;
        dout_07         : out    vl_logic_vector;
        dout_10         : out    vl_logic_vector;
        dout_11         : out    vl_logic_vector;
        dout_12         : out    vl_logic_vector;
        dout_13         : out    vl_logic_vector;
        dout_14         : out    vl_logic_vector;
        dout_15         : out    vl_logic_vector;
        dout_16         : out    vl_logic_vector;
        dout_17         : out    vl_logic_vector;
        dout_20         : out    vl_logic_vector;
        dout_21         : out    vl_logic_vector;
        dout_22         : out    vl_logic_vector;
        dout_23         : out    vl_logic_vector;
        dout_24         : out    vl_logic_vector;
        dout_25         : out    vl_logic_vector;
        dout_26         : out    vl_logic_vector;
        dout_27         : out    vl_logic_vector;
        dout_30         : out    vl_logic_vector;
        dout_31         : out    vl_logic_vector;
        dout_32         : out    vl_logic_vector;
        dout_33         : out    vl_logic_vector;
        dout_34         : out    vl_logic_vector;
        dout_35         : out    vl_logic_vector;
        dout_36         : out    vl_logic_vector;
        dout_37         : out    vl_logic_vector;
        dout_40         : out    vl_logic_vector;
        dout_41         : out    vl_logic_vector;
        dout_42         : out    vl_logic_vector;
        dout_43         : out    vl_logic_vector;
        dout_44         : out    vl_logic_vector;
        dout_45         : out    vl_logic_vector;
        dout_46         : out    vl_logic_vector;
        dout_47         : out    vl_logic_vector;
        dout_50         : out    vl_logic_vector;
        dout_51         : out    vl_logic_vector;
        dout_52         : out    vl_logic_vector;
        dout_53         : out    vl_logic_vector;
        dout_54         : out    vl_logic_vector;
        dout_55         : out    vl_logic_vector;
        dout_56         : out    vl_logic_vector;
        dout_57         : out    vl_logic_vector;
        dout_60         : out    vl_logic_vector;
        dout_61         : out    vl_logic_vector;
        dout_62         : out    vl_logic_vector;
        dout_63         : out    vl_logic_vector;
        dout_64         : out    vl_logic_vector;
        dout_65         : out    vl_logic_vector;
        dout_66         : out    vl_logic_vector;
        dout_67         : out    vl_logic_vector;
        dout_70         : out    vl_logic_vector;
        dout_71         : out    vl_logic_vector;
        dout_72         : out    vl_logic_vector;
        dout_73         : out    vl_logic_vector;
        dout_74         : out    vl_logic_vector;
        dout_75         : out    vl_logic_vector;
        dout_76         : out    vl_logic_vector;
        dout_77         : out    vl_logic_vector;
        douten          : out    vl_logic
    );
end dct;