alt_u_div_2ue.tdf

此程序为Verilog控制ADC的全部程序

	denominator[31..0]	:	input;
	numerator[31..0]	:	input;
	quotient[31..0]	:	output;
	remainder[31..0]	:	output;
) 
VARIABLE 
	add_sub_0 : add_sub_3dc;
	add_sub_1 : add_sub_4dc;
	add_sub_10 : add_sub_kec;
	add_sub_11 : add_sub_lec;
	add_sub_12 : add_sub_mec;
	add_sub_13 : add_sub_nec;
	add_sub_14 : add_sub_oec;
	add_sub_15 : add_sub_pec;
	add_sub_16 : add_sub_qec;
	add_sub_17 : add_sub_rec;
	add_sub_18 : add_sub_sec;
	add_sub_19 : add_sub_tec;
	add_sub_2 : add_sub_5dc;
	add_sub_20 : add_sub_uec;
	add_sub_21 : add_sub_vec;
	add_sub_22 : add_sub_0fc;
	add_sub_23 : add_sub_1fc;
	add_sub_24 : add_sub_2fc;
	add_sub_25 : add_sub_3fc;
	add_sub_26 : add_sub_4fc;
	add_sub_27 : add_sub_5fc;
	add_sub_28 : add_sub_6fc;
	add_sub_29 : add_sub_7fc;
	add_sub_3 : add_sub_6dc;
	add_sub_30 : add_sub_8fc;
	add_sub_31 : add_sub_9fc;
	add_sub_4 : add_sub_7dc;
	add_sub_5 : add_sub_8dc;
	add_sub_6 : add_sub_9dc;
	add_sub_7 : add_sub_adc;
	add_sub_8 : add_sub_bdc;
	add_sub_9 : add_sub_jec;
	DenominatorIn[1088..0]	: WIRE;
	DenominatorIn_tmp[1088..0]	: WIRE;
	gnd_wire	: WIRE;
	nose[1055..0]	: WIRE;
	NumeratorIn[1055..0]	: WIRE;
	NumeratorIn_tmp[1055..0]	: WIRE;