_primary.vhd

来自「VHDL语言实现PWM信号」· VHDL 代码 · 共 9 行

library verilog;
use verilog.vl_types.all;
entity altufm_osc0_altufm_osc_1p3 is
    port(
        osc             : out    vl_logic;
        oscena          : in     vl_logic
    );
end altufm_osc0_altufm_osc_1p3;