seg7_lut_4.v

来自「FPGA的SRAM存储器的控制程序」· Verilog 代码 · 共 21 行

module SEG7_LUT_4 (	oSEG0,oSEG1,oSEG2,oSEG3,
					iDIG,iRESET,iCLK);
input	[15:0]	iDIG;
input   iRESET,iCLK;
output	[6:0]	oSEG0,oSEG1,oSEG2,oSEG3;
reg [15:0] temp_DIG;

always @(negedge iRESET or posedge iCLK)
begin
	if(!iRESET)
		temp_DIG<=16'b0;
	else 
		temp_DIG<=iDIG;
	
end
	
SEG7_LUT	u0	(	oSEG0,temp_DIG[3:0]		);
SEG7_LUT	u1	(	oSEG1,temp_DIG[7:4]		);
SEG7_LUT	u2	(	oSEG2,temp_DIG[11:8]	);
SEG7_LUT	u3	(	oSEG3,temp_DIG[15:12]	);
endmodule