_primary.vhd

来自「FPGA的SRAM存储器的控制程序」· VHDL 代码 · 共 9 行

library verilog;
use verilog.vl_types.all;
entity Reset_Delay is
    port(
        iCLK            : in     vl_logic;
        oRESET          : out    vl_logic
    );
end Reset_Delay;