reset_delay.v

来自「FPGA的SRAM存储器的控制程序」· Verilog 代码 · 共 18 行

module	Reset_Delay(iCLK,oRESET);	//时钟为50M时，启动后只复位一次
input		iCLK;
output reg	oRESET;
reg	[19:0]	Cont=0;

always@(posedge iCLK)
begin
	if(Cont!=20'hFFFFF)			//分频
	//if(Cont!=12'hFFF)	
	begin
		Cont	<=	Cont+1;
		oRESET	<=	1'b0;
	end
	else
	oRESET	<=	1'b1;
end

endmodule