📄 sramtest.sim.rpt
字号:
; |SRAMtest|LEDR[17] ; |SRAMtest|LEDR[17] ; pin_out ;
; |SRAMtest|HEX0[0] ; |SRAMtest|HEX0[0] ; pin_out ;
; |SRAMtest|HEX0[1] ; |SRAMtest|HEX0[1] ; pin_out ;
; |SRAMtest|HEX0[2] ; |SRAMtest|HEX0[2] ; pin_out ;
; |SRAMtest|HEX0[3] ; |SRAMtest|HEX0[3] ; pin_out ;
; |SRAMtest|HEX0[4] ; |SRAMtest|HEX0[4] ; pin_out ;
; |SRAMtest|HEX0[5] ; |SRAMtest|HEX0[5] ; pin_out ;
; |SRAMtest|HEX0[6] ; |SRAMtest|HEX0[6] ; pin_out ;
; |SRAMtest|HEX1[0] ; |SRAMtest|HEX1[0] ; pin_out ;
; |SRAMtest|HEX1[1] ; |SRAMtest|HEX1[1] ; pin_out ;
; |SRAMtest|HEX1[2] ; |SRAMtest|HEX1[2] ; pin_out ;
; |SRAMtest|HEX1[3] ; |SRAMtest|HEX1[3] ; pin_out ;
; |SRAMtest|HEX1[4] ; |SRAMtest|HEX1[4] ; pin_out ;
; |SRAMtest|HEX1[5] ; |SRAMtest|HEX1[5] ; pin_out ;
; |SRAMtest|HEX1[6] ; |SRAMtest|HEX1[6] ; pin_out ;
; |SRAMtest|HEX2[0] ; |SRAMtest|HEX2[0] ; pin_out ;
; |SRAMtest|HEX2[1] ; |SRAMtest|HEX2[1] ; pin_out ;
; |SRAMtest|HEX2[2] ; |SRAMtest|HEX2[2] ; pin_out ;
; |SRAMtest|HEX2[3] ; |SRAMtest|HEX2[3] ; pin_out ;
; |SRAMtest|HEX2[4] ; |SRAMtest|HEX2[4] ; pin_out ;
; |SRAMtest|HEX2[5] ; |SRAMtest|HEX2[5] ; pin_out ;
; |SRAMtest|HEX2[6] ; |SRAMtest|HEX2[6] ; pin_out ;
; |SRAMtest|HEX3[0] ; |SRAMtest|HEX3[0] ; pin_out ;
; |SRAMtest|HEX3[1] ; |SRAMtest|HEX3[1] ; pin_out ;
; |SRAMtest|HEX3[2] ; |SRAMtest|HEX3[2] ; pin_out ;
; |SRAMtest|HEX3[3] ; |SRAMtest|HEX3[3] ; pin_out ;
; |SRAMtest|HEX3[4] ; |SRAMtest|HEX3[4] ; pin_out ;
; |SRAMtest|HEX3[5] ; |SRAMtest|HEX3[5] ; pin_out ;
; |SRAMtest|HEX3[6] ; |SRAMtest|HEX3[6] ; pin_out ;
; |SRAMtest|SRAM_ADDR[12] ; |SRAMtest|SRAM_ADDR[12] ; pin_out ;
; |SRAMtest|SRAM_ADDR[13] ; |SRAMtest|SRAM_ADDR[13] ; pin_out ;
; |SRAMtest|SRAM_ADDR[14] ; |SRAMtest|SRAM_ADDR[14] ; pin_out ;
; |SRAMtest|SRAM_ADDR[15] ; |SRAMtest|SRAM_ADDR[15] ; pin_out ;
; |SRAMtest|SRAM_ADDR[16] ; |SRAMtest|SRAM_ADDR[16] ; pin_out ;
; |SRAMtest|SRAM_ADDR[17] ; |SRAMtest|SRAM_ADDR[17] ; pin_out ;
; |SRAMtest|SRAM_UB_N ; |SRAMtest|SRAM_UB_N ; pin_out ;
; |SRAMtest|SRAM_LB_N ; |SRAMtest|SRAM_LB_N ; pin_out ;
; |SRAMtest|SRAM_CE_N ; |SRAMtest|SRAM_CE_N ; pin_out ;
; |SRAMtest|SRAM_DQ[0] ; |SRAMtest|SRAM_DQ[0] ; out ;
; |SRAMtest|SRAM_DQ[1] ; |SRAMtest|SRAM_DQ[1] ; out ;
; |SRAMtest|SRAM_DQ[2] ; |SRAMtest|SRAM_DQ[2] ; out ;
; |SRAMtest|SRAM_DQ[3] ; |SRAMtest|SRAM_DQ[3] ; out ;
; |SRAMtest|SRAM_DQ[4] ; |SRAMtest|SRAM_DQ[4] ; out ;
; |SRAMtest|SRAM_DQ[5] ; |SRAMtest|SRAM_DQ[5] ; out ;
; |SRAMtest|SRAM_DQ[6] ; |SRAMtest|SRAM_DQ[6] ; out ;
; |SRAMtest|SRAM_DQ[7] ; |SRAMtest|SRAM_DQ[7] ; out ;
; |SRAMtest|SRAM_DQ[8] ; |SRAMtest|SRAM_DQ[8] ; out ;
; |SRAMtest|SRAM_DQ[9] ; |SRAMtest|SRAM_DQ[9] ; out ;
; |SRAMtest|SRAM_DQ[10] ; |SRAMtest|SRAM_DQ[10] ; out ;
; |SRAMtest|SRAM_DQ[11] ; |SRAMtest|SRAM_DQ[11] ; out ;
; |SRAMtest|SRAM_DQ[12] ; |SRAMtest|SRAM_DQ[12] ; out ;
; |SRAMtest|SRAM_DQ[13] ; |SRAMtest|SRAM_DQ[13] ; out ;
; |SRAMtest|SRAM_DQ[14] ; |SRAMtest|SRAM_DQ[14] ; out ;
; |SRAMtest|SRAM_DQ[15] ; |SRAMtest|SRAM_DQ[15] ; out ;
; |SRAMtest|SEG7_LUT_4:seg_4|temp_DIG[0] ; |SRAMtest|SEG7_LUT_4:seg_4|temp_DIG[0] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[18] ; |SRAMtest|Reset_Delay:r0|Cont[18] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[17] ; |SRAMtest|Reset_Delay:r0|Cont[17] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[16] ; |SRAMtest|Reset_Delay:r0|Cont[16] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[15] ; |SRAMtest|Reset_Delay:r0|Cont[15] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[14] ; |SRAMtest|Reset_Delay:r0|Cont[14] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[13] ; |SRAMtest|Reset_Delay:r0|Cont[13] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[12] ; |SRAMtest|Reset_Delay:r0|Cont[12] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[11] ; |SRAMtest|Reset_Delay:r0|Cont[11] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[10] ; |SRAMtest|Reset_Delay:r0|Cont[10] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[9] ; |SRAMtest|Reset_Delay:r0|Cont[9] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[8] ; |SRAMtest|Reset_Delay:r0|Cont[8] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[7] ; |SRAMtest|Reset_Delay:r0|Cont[7] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[6] ; |SRAMtest|Reset_Delay:r0|Cont[6] ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[5] ; |SRAMtest|Reset_Delay:r0|Cont[5] ; regout ;
; |SRAMtest|Reset_Delay:r0|oRESET ; |SRAMtest|Reset_Delay:r0|oRESET ; regout ;
; |SRAMtest|Reset_Delay:r0|Cont[19] ; |SRAMtest|Reset_Delay:r0|Cont[19] ; regout ;
; |SRAMtest|Reset_Delay:r0|Add0~111 ; |SRAMtest|Reset_Delay:r0|Add0~111 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~112 ; |SRAMtest|Reset_Delay:r0|Add0~112 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~113 ; |SRAMtest|Reset_Delay:r0|Add0~113 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~114 ; |SRAMtest|Reset_Delay:r0|Add0~114 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~115 ; |SRAMtest|Reset_Delay:r0|Add0~115 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~116 ; |SRAMtest|Reset_Delay:r0|Add0~116 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~117 ; |SRAMtest|Reset_Delay:r0|Add0~117 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~118 ; |SRAMtest|Reset_Delay:r0|Add0~118 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~119 ; |SRAMtest|Reset_Delay:r0|Add0~119 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~120 ; |SRAMtest|Reset_Delay:r0|Add0~120 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~121 ; |SRAMtest|Reset_Delay:r0|Add0~121 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~122 ; |SRAMtest|Reset_Delay:r0|Add0~122 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~123 ; |SRAMtest|Reset_Delay:r0|Add0~123 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~124 ; |SRAMtest|Reset_Delay:r0|Add0~124 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~125 ; |SRAMtest|Reset_Delay:r0|Add0~125 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~126 ; |SRAMtest|Reset_Delay:r0|Add0~126 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~127 ; |SRAMtest|Reset_Delay:r0|Add0~127 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~128 ; |SRAMtest|Reset_Delay:r0|Add0~128 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~129 ; |SRAMtest|Reset_Delay:r0|Add0~129 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~130 ; |SRAMtest|Reset_Delay:r0|Add0~130 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~131 ; |SRAMtest|Reset_Delay:r0|Add0~131 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~132 ; |SRAMtest|Reset_Delay:r0|Add0~132 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~133 ; |SRAMtest|Reset_Delay:r0|Add0~133 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~134 ; |SRAMtest|Reset_Delay:r0|Add0~134 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~135 ; |SRAMtest|Reset_Delay:r0|Add0~135 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~136 ; |SRAMtest|Reset_Delay:r0|Add0~136 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Equal0~21 ; |SRAMtest|Reset_Delay:r0|Equal0~21 ; out0 ;
+----------------------------------------+----------------------------------------+------------------+
+---------------------+
; Simulator INI Usage ;
+--------+------------+
; Option ; Usage ;
+--------+------------+
+--------------------+
; Simulator Messages ;
+--------------------+
Info: *******************************************************************
Info: Running Quartus II Simulator
Info: Version 7.0 Build 33 02/05/2007 SJ Full Version
Info: Processing started: Tue Dec 11 21:17:14 2007
Info: Command: quartus_sim --read_settings_files=on --write_settings_files=off SRAMtest -c SRAMtest
Info: Using vector source file "G:/verilog/SRAMtest/SRAMtest.vwf"
Info: Option to preserve fewer signal transitions to reduce memory requirements is enabled
Info: Simulation has been partitioned into sub-simulations according to the maximum transition count determined by the engine. Transitions from memory will be flushed out to disk at the end of each sub-simulation to reduce memory requirements.
Info: Simulation partitioned into 1 sub-simulations
Info: Simulation coverage is 13.79 %
Info: Number of transitions in simulation is 633
Info: Quartus II Simulator was successful. 0 errors, 0 warnings
Info: Allocated 85 megabytes of memory during processing
Info: Processing ended: Tue Dec 11 21:17:15 2007
Info: Elapsed time: 00:00:01
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