📄 sramtest.sim.rpt
字号:
; |SRAMtest|Reset_Delay:r0|Cont[1] ; |SRAMtest|Reset_Delay:r0|Cont[1] ; regout ;
; |SRAMtest|Reset_Delay:r0|Add0~100 ; |SRAMtest|Reset_Delay:r0|Add0~100 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~101 ; |SRAMtest|Reset_Delay:r0|Add0~101 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~102 ; |SRAMtest|Reset_Delay:r0|Add0~102 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~103 ; |SRAMtest|Reset_Delay:r0|Add0~103 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~104 ; |SRAMtest|Reset_Delay:r0|Add0~104 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~105 ; |SRAMtest|Reset_Delay:r0|Add0~105 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~106 ; |SRAMtest|Reset_Delay:r0|Add0~106 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~107 ; |SRAMtest|Reset_Delay:r0|Add0~107 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~108 ; |SRAMtest|Reset_Delay:r0|Add0~108 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~109 ; |SRAMtest|Reset_Delay:r0|Add0~109 ; out0 ;
; |SRAMtest|Reset_Delay:r0|Add0~110 ; |SRAMtest|Reset_Delay:r0|Add0~110 ; out0 ;
+-----------------------------------+-----------------------------------+------------------+
The following table displays output ports that do not toggle to 1 during simulation.
+----------------------------------------------------------------------------------------------------------------------------------------+
; Missing 1-Value Coverage ;
+----------------------------------------------------------+----------------------------------------------------------+------------------+
; Node Name ; Output Port Name ; Output Port Type ;
+----------------------------------------------------------+----------------------------------------------------------+------------------+
; |SRAMtest|iDATA[11] ; |SRAMtest|iDATA[11] ; out ;
; |SRAMtest|iDATA[10] ; |SRAMtest|iDATA[10] ; out ;
; |SRAMtest|iDATA[9] ; |SRAMtest|iDATA[9] ; out ;
; |SRAMtest|iDATA[8] ; |SRAMtest|iDATA[8] ; out ;
; |SRAMtest|iDATA[7] ; |SRAMtest|iDATA[7] ; out ;
; |SRAMtest|iDATA[6] ; |SRAMtest|iDATA[6] ; out ;
; |SRAMtest|iDATA[5] ; |SRAMtest|iDATA[5] ; out ;
; |SRAMtest|iDATA[4] ; |SRAMtest|iDATA[4] ; out ;
; |SRAMtest|iDATA[3] ; |SRAMtest|iDATA[3] ; out ;
; |SRAMtest|iDATA[2] ; |SRAMtest|iDATA[2] ; out ;
; |SRAMtest|iDATA[1] ; |SRAMtest|iDATA[1] ; out ;
; |SRAMtest|iDATA[0] ; |SRAMtest|iDATA[0] ; out ;
; |SRAMtest|iADDR[11] ; |SRAMtest|iADDR[11] ; out ;
; |SRAMtest|iADDR[10] ; |SRAMtest|iADDR[10] ; out ;
; |SRAMtest|iADDR[9] ; |SRAMtest|iADDR[9] ; out ;
; |SRAMtest|iADDR[7] ; |SRAMtest|iADDR[7] ; out ;
; |SRAMtest|iADDR[6] ; |SRAMtest|iADDR[6] ; out ;
; |SRAMtest|iADDR[5] ; |SRAMtest|iADDR[5] ; out ;
; |SRAMtest|iADDR[3] ; |SRAMtest|iADDR[3] ; out ;
; |SRAMtest|iADDR[2] ; |SRAMtest|iADDR[2] ; out ;
; |SRAMtest|iADDR[1] ; |SRAMtest|iADDR[1] ; out ;
; |SRAMtest|SW[1] ; |SRAMtest|SW[1] ; out ;
; |SRAMtest|SW[2] ; |SRAMtest|SW[2] ; out ;
; |SRAMtest|SW[3] ; |SRAMtest|SW[3] ; out ;
; |SRAMtest|SW[5] ; |SRAMtest|SW[5] ; out ;
; |SRAMtest|SW[6] ; |SRAMtest|SW[6] ; out ;
; |SRAMtest|SW[7] ; |SRAMtest|SW[7] ; out ;
; |SRAMtest|SW[9] ; |SRAMtest|SW[9] ; out ;
; |SRAMtest|SW[10] ; |SRAMtest|SW[10] ; out ;
; |SRAMtest|SW[11] ; |SRAMtest|SW[11] ; out ;
; |SRAMtest|LEDR[1] ; |SRAMtest|LEDR[1] ; pin_out ;
; |SRAMtest|LEDR[2] ; |SRAMtest|LEDR[2] ; pin_out ;
; |SRAMtest|LEDR[3] ; |SRAMtest|LEDR[3] ; pin_out ;
; |SRAMtest|LEDR[5] ; |SRAMtest|LEDR[5] ; pin_out ;
; |SRAMtest|LEDR[6] ; |SRAMtest|LEDR[6] ; pin_out ;
; |SRAMtest|LEDR[7] ; |SRAMtest|LEDR[7] ; pin_out ;
; |SRAMtest|LEDR[9] ; |SRAMtest|LEDR[9] ; pin_out ;
; |SRAMtest|LEDR[10] ; |SRAMtest|LEDR[10] ; pin_out ;
; |SRAMtest|LEDR[11] ; |SRAMtest|LEDR[11] ; pin_out ;
; |SRAMtest|LEDR[12] ; |SRAMtest|LEDR[12] ; pin_out ;
; |SRAMtest|LEDR[13] ; |SRAMtest|LEDR[13] ; pin_out ;
; |SRAMtest|LEDR[14] ; |SRAMtest|LEDR[14] ; pin_out ;
; |SRAMtest|LEDR[15] ; |SRAMtest|LEDR[15] ; pin_out ;
; |SRAMtest|LEDR[16] ; |SRAMtest|LEDR[16] ; pin_out ;
; |SRAMtest|LEDR[17] ; |SRAMtest|LEDR[17] ; pin_out ;
; |SRAMtest|HEX0[0] ; |SRAMtest|HEX0[0] ; pin_out ;
; |SRAMtest|HEX0[1] ; |SRAMtest|HEX0[1] ; pin_out ;
; |SRAMtest|HEX0[2] ; |SRAMtest|HEX0[2] ; pin_out ;
; |SRAMtest|HEX0[3] ; |SRAMtest|HEX0[3] ; pin_out ;
; |SRAMtest|HEX0[4] ; |SRAMtest|HEX0[4] ; pin_out ;
; |SRAMtest|HEX0[5] ; |SRAMtest|HEX0[5] ; pin_out ;
; |SRAMtest|HEX0[6] ; |SRAMtest|HEX0[6] ; pin_out ;
; |SRAMtest|HEX1[0] ; |SRAMtest|HEX1[0] ; pin_out ;
; |SRAMtest|HEX1[1] ; |SRAMtest|HEX1[1] ; pin_out ;
; |SRAMtest|HEX1[2] ; |SRAMtest|HEX1[2] ; pin_out ;
; |SRAMtest|HEX1[3] ; |SRAMtest|HEX1[3] ; pin_out ;
; |SRAMtest|HEX1[4] ; |SRAMtest|HEX1[4] ; pin_out ;
; |SRAMtest|HEX1[5] ; |SRAMtest|HEX1[5] ; pin_out ;
; |SRAMtest|HEX1[6] ; |SRAMtest|HEX1[6] ; pin_out ;
; |SRAMtest|HEX2[0] ; |SRAMtest|HEX2[0] ; pin_out ;
; |SRAMtest|HEX2[1] ; |SRAMtest|HEX2[1] ; pin_out ;
; |SRAMtest|HEX2[2] ; |SRAMtest|HEX2[2] ; pin_out ;
; |SRAMtest|HEX2[3] ; |SRAMtest|HEX2[3] ; pin_out ;
; |SRAMtest|HEX2[4] ; |SRAMtest|HEX2[4] ; pin_out ;
; |SRAMtest|HEX2[5] ; |SRAMtest|HEX2[5] ; pin_out ;
; |SRAMtest|HEX2[6] ; |SRAMtest|HEX2[6] ; pin_out ;
; |SRAMtest|HEX3[0] ; |SRAMtest|HEX3[0] ; pin_out ;
; |SRAMtest|HEX3[1] ; |SRAMtest|HEX3[1] ; pin_out ;
; |SRAMtest|HEX3[2] ; |SRAMtest|HEX3[2] ; pin_out ;
; |SRAMtest|HEX3[3] ; |SRAMtest|HEX3[3] ; pin_out ;
; |SRAMtest|HEX3[4] ; |SRAMtest|HEX3[4] ; pin_out ;
; |SRAMtest|HEX3[5] ; |SRAMtest|HEX3[5] ; pin_out ;
; |SRAMtest|HEX3[6] ; |SRAMtest|HEX3[6] ; pin_out ;
; |SRAMtest|SRAM_ADDR[1] ; |SRAMtest|SRAM_ADDR[1] ; pin_out ;
; |SRAMtest|SRAM_ADDR[2] ; |SRAMtest|SRAM_ADDR[2] ; pin_out ;
; |SRAMtest|SRAM_ADDR[3] ; |SRAMtest|SRAM_ADDR[3] ; pin_out ;
; |SRAMtest|SRAM_ADDR[5] ; |SRAMtest|SRAM_ADDR[5] ; pin_out ;
; |SRAMtest|SRAM_ADDR[6] ; |SRAMtest|SRAM_ADDR[6] ; pin_out ;
; |SRAMtest|SRAM_ADDR[7] ; |SRAMtest|SRAM_ADDR[7] ; pin_out ;
; |SRAMtest|SRAM_ADDR[9] ; |SRAMtest|SRAM_ADDR[9] ; pin_out ;
; |SRAMtest|SRAM_ADDR[10] ; |SRAMtest|SRAM_ADDR[10] ; pin_out ;
; |SRAMtest|SRAM_ADDR[11] ; |SRAMtest|SRAM_ADDR[11] ; pin_out ;
; |SRAMtest|SRAM_ADDR[12] ; |SRAMtest|SRAM_ADDR[12] ; pin_out ;
; |SRAMtest|SRAM_ADDR[13] ; |SRAMtest|SRAM_ADDR[13] ; pin_out ;
; |SRAMtest|SRAM_ADDR[14] ; |SRAMtest|SRAM_ADDR[14] ; pin_out ;
; |SRAMtest|SRAM_ADDR[15] ; |SRAMtest|SRAM_ADDR[15] ; pin_out ;
; |SRAMtest|SRAM_ADDR[16] ; |SRAMtest|SRAM_ADDR[16] ; pin_out ;
; |SRAMtest|SRAM_ADDR[17] ; |SRAMtest|SRAM_ADDR[17] ; pin_out ;
; |SRAMtest|SRAM_UB_N ; |SRAMtest|SRAM_UB_N ; pin_out ;
; |SRAMtest|SRAM_LB_N ; |SRAMtest|SRAM_LB_N ; pin_out ;
; |SRAMtest|SRAM_CE_N ; |SRAMtest|SRAM_CE_N ; pin_out ;
; |SRAMtest|SRAM_DQ[0] ; |SRAMtest|SRAM_DQ[0] ; out ;
; |SRAMtest|SRAM_DQ[0] ; |SRAMtest|SRAM_DQ[0]~result ; pin_out ;
; |SRAMtest|SRAM_DQ[1] ; |SRAMtest|SRAM_DQ[1] ; out ;
; |SRAMtest|SRAM_DQ[1] ; |SRAMtest|SRAM_DQ[1]~result ; pin_out ;
; |SRAMtest|SRAM_DQ[2] ; |SRAMtest|SRAM_DQ[2] ; out ;
; |SRAMtest|SRAM_DQ[2] ; |SRAMtest|SRAM_DQ[2]~result ; pin_out ;
; |SRAMtest|SRAM_DQ[3] ; |SRAMtest|SRAM_DQ[3] ; out ;
; |SRAMtest|SRAM_DQ[3] ; |SRAMtest|SRAM_DQ[3]~result ; pin_out ;
; |SRAMtest|SRAM_DQ[4] ; |SRAMtest|SRAM_DQ[4] ; out ;
; |SRAMtest|SRAM_DQ[4] ; |SRAMtest|SRAM_DQ[4]~result ; pin_out ;
; |SRAMtest|SRAM_DQ[5] ; |SRAMtest|SRAM_DQ[5] ; out ;
; |SRAMtest|SRAM_DQ[5] ; |SRAMtest|SRAM_DQ[5]~result ; pin_out ;
; |SRAMtest|SRAM_DQ[6] ; |SRAMtest|SRAM_DQ[6] ; out ;
; |SRAMtest|SRAM_DQ[6] ; |SRAMtest|SRAM_DQ[6]~result ; pin_out ;
; |SRAMtest|SRAM_DQ[7] ; |SRAMtest|SRAM_DQ[7] ; out ;
; |SRAMtest|SRAM_DQ[7] ; |SRAMtest|SRAM_DQ[7]~result ; pin_out ;
; |SRAMtest|SRAM_DQ[8] ; |SRAMtest|SRAM_DQ[8] ; out ;
; |SRAMtest|SRAM_DQ[8] ; |SRAMtest|SRAM_DQ[8]~result ; pin_out ;
; |SRAMtest|SRAM_DQ[9] ; |SRAMtest|SRAM_DQ[9] ; out ;
; |SRAMtest|SRAM_DQ[9] ; |SRAMtest|SRAM_DQ[9]~result ; pin_out ;
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