sramtest.tan.rpt
来自「FPGA的SRAM存储器的控制程序」· RPT 代码 · 共 356 行 · 第 1/5 页
RPT
356 行
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
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; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLOCK_50 ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
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; Clock Setup: 'CLOCK_50' ;
+-----------------------------------------+-----------------------------------------------------+-------------------------+-------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-------------------------+-------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 293.77 MHz ( period = 3.404 ns ) ; Reset_Delay:r0|Cont[18] ; Reset_Delay:r0|Cont[18] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.190 ns ;
; N/A ; 293.77 MHz ( period = 3.404 ns ) ; Reset_Delay:r0|Cont[18] ; Reset_Delay:r0|Cont[19] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.190 ns ;
; N/A ; 293.77 MHz ( period = 3.404 ns ) ; Reset_Delay:r0|Cont[18] ; Reset_Delay:r0|Cont[17] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.190 ns ;
; N/A ; 293.77 MHz ( period = 3.404 ns ) ; Reset_Delay:r0|Cont[18] ; Reset_Delay:r0|Cont[16] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.190 ns ;
; N/A ; 293.77 MHz ( period = 3.404 ns ) ; Reset_Delay:r0|Cont[18] ; Reset_Delay:r0|Cont[15] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.190 ns ;
; N/A ; 293.77 MHz ( period = 3.404 ns ) ; Reset_Delay:r0|Cont[18] ; Reset_Delay:r0|Cont[12] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.190 ns ;
; N/A ; 293.77 MHz ( period = 3.404 ns ) ; Reset_Delay:r0|Cont[18] ; Reset_Delay:r0|Cont[14] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.190 ns ;
; N/A ; 293.77 MHz ( period = 3.404 ns ) ; Reset_Delay:r0|Cont[18] ; Reset_Delay:r0|Cont[13] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.190 ns ;
; N/A ; 293.77 MHz ( period = 3.404 ns ) ; Reset_Delay:r0|Cont[18] ; Reset_Delay:r0|Cont[11] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.190 ns ;
; N/A ; 293.77 MHz ( period = 3.404 ns ) ; Reset_Delay:r0|Cont[18] ; Reset_Delay:r0|Cont[10] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.190 ns ;
; N/A ; 294.38 MHz ( period = 3.397 ns ) ; Reset_Delay:r0|Cont[15] ; Reset_Delay:r0|Cont[18] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.183 ns ;
; N/A ; 294.38 MHz ( period = 3.397 ns ) ; Reset_Delay:r0|Cont[15] ; Reset_Delay:r0|Cont[19] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.183 ns ;
; N/A ; 294.38 MHz ( period = 3.397 ns ) ; Reset_Delay:r0|Cont[15] ; Reset_Delay:r0|Cont[17] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.183 ns ;
; N/A ; 294.38 MHz ( period = 3.397 ns ) ; Reset_Delay:r0|Cont[15] ; Reset_Delay:r0|Cont[16] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.183 ns ;
; N/A ; 294.38 MHz ( period = 3.397 ns ) ; Reset_Delay:r0|Cont[15] ; Reset_Delay:r0|Cont[15] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.183 ns ;
; N/A ; 294.38 MHz ( period = 3.397 ns ) ; Reset_Delay:r0|Cont[15] ; Reset_Delay:r0|Cont[12] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.183 ns ;
; N/A ; 294.38 MHz ( period = 3.397 ns ) ; Reset_Delay:r0|Cont[15] ; Reset_Delay:r0|Cont[14] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.183 ns ;
; N/A ; 294.38 MHz ( period = 3.397 ns ) ; Reset_Delay:r0|Cont[15] ; Reset_Delay:r0|Cont[13] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.183 ns ;
; N/A ; 294.38 MHz ( period = 3.397 ns ) ; Reset_Delay:r0|Cont[15] ; Reset_Delay:r0|Cont[11] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.183 ns ;
; N/A ; 294.38 MHz ( period = 3.397 ns ) ; Reset_Delay:r0|Cont[15] ; Reset_Delay:r0|Cont[10] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.183 ns ;
; N/A ; 296.30 MHz ( period = 3.375 ns ) ; Reset_Delay:r0|Cont[19] ; Reset_Delay:r0|Cont[18] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.161 ns ;
; N/A ; 296.30 MHz ( period = 3.375 ns ) ; Reset_Delay:r0|Cont[19] ; Reset_Delay:r0|Cont[19] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.161 ns ;
; N/A ; 296.30 MHz ( period = 3.375 ns ) ; Reset_Delay:r0|Cont[19] ; Reset_Delay:r0|Cont[17] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.161 ns ;
; N/A ; 296.30 MHz ( period = 3.375 ns ) ; Reset_Delay:r0|Cont[19] ; Reset_Delay:r0|Cont[16] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.161 ns ;
; N/A ; 296.30 MHz ( period = 3.375 ns ) ; Reset_Delay:r0|Cont[19] ; Reset_Delay:r0|Cont[15] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.161 ns ;
; N/A ; 296.30 MHz ( period = 3.375 ns ) ; Reset_Delay:r0|Cont[19] ; Reset_Delay:r0|Cont[12] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.161 ns ;
; N/A ; 296.30 MHz ( period = 3.375 ns ) ; Reset_Delay:r0|Cont[19] ; Reset_Delay:r0|Cont[14] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.161 ns ;
; N/A ; 296.30 MHz ( period = 3.375 ns ) ; Reset_Delay:r0|Cont[19] ; Reset_Delay:r0|Cont[13] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.161 ns ;
; N/A ; 296.30 MHz ( period = 3.375 ns ) ; Reset_Delay:r0|Cont[19] ; Reset_Delay:r0|Cont[11] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.161 ns ;
; N/A ; 296.30 MHz ( period = 3.375 ns ) ; Reset_Delay:r0|Cont[19] ; Reset_Delay:r0|Cont[10] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.161 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; Reset_Delay:r0|Cont[12] ; Reset_Delay:r0|Cont[18] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.148 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; Reset_Delay:r0|Cont[12] ; Reset_Delay:r0|Cont[19] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.148 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; Reset_Delay:r0|Cont[12] ; Reset_Delay:r0|Cont[17] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.148 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; Reset_Delay:r0|Cont[12] ; Reset_Delay:r0|Cont[16] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.148 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; Reset_Delay:r0|Cont[12] ; Reset_Delay:r0|Cont[15] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.148 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; Reset_Delay:r0|Cont[12] ; Reset_Delay:r0|Cont[12] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.148 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; Reset_Delay:r0|Cont[12] ; Reset_Delay:r0|Cont[14] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.148 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; Reset_Delay:r0|Cont[12] ; Reset_Delay:r0|Cont[13] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.148 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; Reset_Delay:r0|Cont[12] ; Reset_Delay:r0|Cont[11] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.148 ns ;
; N/A ; 297.44 MHz ( period = 3.362 ns ) ; Reset_Delay:r0|Cont[12] ; Reset_Delay:r0|Cont[10] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.148 ns ;
; N/A ; 306.09 MHz ( period = 3.267 ns ) ; Reset_Delay:r0|Cont[17] ; Reset_Delay:r0|Cont[18] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.053 ns ;
; N/A ; 306.09 MHz ( period = 3.267 ns ) ; Reset_Delay:r0|Cont[17] ; Reset_Delay:r0|Cont[19] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.053 ns ;
; N/A ; 306.09 MHz ( period = 3.267 ns ) ; Reset_Delay:r0|Cont[17] ; Reset_Delay:r0|Cont[17] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.053 ns ;
; N/A ; 306.09 MHz ( period = 3.267 ns ) ; Reset_Delay:r0|Cont[17] ; Reset_Delay:r0|Cont[16] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.053 ns ;
; N/A ; 306.09 MHz ( period = 3.267 ns ) ; Reset_Delay:r0|Cont[17] ; Reset_Delay:r0|Cont[15] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.053 ns ;
; N/A ; 306.09 MHz ( period = 3.267 ns ) ; Reset_Delay:r0|Cont[17] ; Reset_Delay:r0|Cont[12] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.053 ns ;
; N/A ; 306.09 MHz ( period = 3.267 ns ) ; Reset_Delay:r0|Cont[17] ; Reset_Delay:r0|Cont[14] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.053 ns ;
; N/A ; 306.09 MHz ( period = 3.267 ns ) ; Reset_Delay:r0|Cont[17] ; Reset_Delay:r0|Cont[13] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.053 ns ;
; N/A ; 306.09 MHz ( period = 3.267 ns ) ; Reset_Delay:r0|Cont[17] ; Reset_Delay:r0|Cont[11] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.053 ns ;
; N/A ; 306.09 MHz ( period = 3.267 ns ) ; Reset_Delay:r0|Cont[17] ; Reset_Delay:r0|Cont[10] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.053 ns ;
; N/A ; 308.07 MHz ( period = 3.246 ns ) ; Reset_Delay:r0|Cont[14] ; Reset_Delay:r0|Cont[18] ; CLOCK_50 ; CLOCK_50 ; None ; None ; 3.032 ns ;
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