_primary.vhd

来自「FPGA的SRAM存储器的控制程序」· VHDL 代码 · 共 9 行

library verilog;
use verilog.vl_types.all;
entity SEG7_LUT is
    port(
        oSEG            : out    vl_logic_vector(6 downto 0);
        iDIG            : in     vl_logic_vector(3 downto 0)
    );
end SEG7_LUT;