config_dac.fit.rpt

Verilog实现 spi接口的FPGA实现 通过仿真

; rd_data[1]    ; Output   ; --            ; --            ; --                    ; --  ;
; rd_data[2]    ; Output   ; --            ; --            ; --                    ; --  ;
; rd_data[3]    ; Output   ; --            ; --            ; --                    ; --  ;
; rd_data[4]    ; Output   ; --            ; --            ; --                    ; --  ;
; rd_data[5]    ; Output   ; --            ; --            ; --                    ; --  ;
; rd_data[6]    ; Output   ; --            ; --            ; --                    ; --  ;
; rd_data[7]    ; Output   ; --            ; --            ; --                    ; --  ;
; rd_data_valid ; Output   ; --            ; --            ; --                    ; --  ;
; busy          ; Output   ; --            ; --            ; --                    ; --  ;
; spi_ncs       ; Output   ; --            ; --            ; --                    ; --  ;
; spi_sdio      ; Output   ; --            ; --            ; --                    ; --  ;
; spi_sck       ; Output   ; --            ; --            ; --                    ; --  ;
; clk           ; Input    ; 0             ; 0             ; --                    ; --  ;
; rd_en         ; Input    ; 6             ; 6             ; --                    ; --  ;
; wr_en         ; Input    ; 6             ; 6             ; --                    ; --  ;
; resetb        ; Input    ; 0             ; 0             ; --                    ; --  ;
; wr_data[7]    ; Input    ; 6             ; 6             ; --                    ; --  ;
; spi_sdo       ; Input    ; 6             ; 6             ; --                    ; --  ;
; wr_data[6]    ; Input    ; 6             ; 6             ; --                    ; --  ;
; wr_data[5]    ; Input    ; 6             ; 6             ; --                    ; --  ;
; wr_data[4]    ; Input    ; 6             ; 6             ; --                    ; --  ;
; wr_rd_addr[4] ; Input    ; 0             ; 0             ; --                    ; --  ;
; wr_data[3]    ; Input    ; 0             ; 0             ; --                    ; --  ;
; wr_rd_addr[3] ; Input    ; 0             ; 0             ; --                    ; --  ;
; wr_data[2]    ; Input    ; 0             ; 0             ; --                    ; --  ;
; wr_rd_addr[2] ; Input    ; 6             ; 6             ; --                    ; --  ;
; wr_data[1]    ; Input    ; 6             ; 6             ; --                    ; --  ;
; wr_rd_addr[1] ; Input    ; 6             ; 6             ; --                    ; --  ;
; wr_data[0]    ; Input    ; 6             ; 6             ; --                    ; --  ;
; wr_rd_addr[0] ; Input    ; 6             ; 6             ; --                    ; --  ;
+---------------+----------+---------------+---------------+-----------------------+-----+


+------------------------------------------------------+
; Pad To Core Delay Chain Fanout                       ;
+------------------------+-------------------+---------+
; Source Pin / Fanout    ; Pad To Core Index ; Setting ;
+------------------------+-------------------+---------+
; clk                    ;                   ;         ;
; rd_en                  ;                   ;         ;
;      - read_flag~27    ; 1                 ; 6       ;
;      - always1~0       ; 1                 ; 6       ;
; wr_en                  ;                   ;         ;
;      - wdata[7]        ; 1                 ; 6       ;
;      - read_flag~27    ; 1                 ; 6       ;
;      - always1~0       ; 1                 ; 6       ;
;      - wdata[6]        ; 1                 ; 6       ;
;      - wdata[5]        ; 1                 ; 6       ;
;      - wdata[4]        ; 1                 ; 6       ;
;      - wdata[3]        ; 1                 ; 6       ;
;      - wdata[2]        ; 1                 ; 6       ;
;      - wdata[1]        ; 1                 ; 6       ;
;      - wdata[0]        ; 1                 ; 6       ;
; resetb                 ;                   ;         ;
; wr_data[7]             ;                   ;         ;
;      - wdata[7]~feeder ; 1                 ; 6       ;
; spi_sdo                ;                   ;         ;
;      - sdo_in~feeder   ; 0                 ; 6       ;
; wr_data[6]             ;                   ;         ;
;      - wdata[6]~feeder ; 1                 ; 6       ;
; wr_data[5]             ;                   ;         ;
;      - wdata[5]        ; 0                 ; 6       ;
; wr_data[4]             ;                   ;         ;
;      - wdata[4]        ; 0                 ; 6       ;
; wr_rd_addr[4]          ;                   ;         ;
; wr_data[3]             ;                   ;         ;
; wr_rd_addr[3]          ;                   ;         ;
; wr_data[2]             ;                   ;         ;
; wr_rd_addr[2]          ;                   ;         ;
;      - waddr[2]        ; 1                 ; 6       ;
; wr_data[1]             ;                   ;         ;
;      - wdata[1]~feeder ; 0                 ; 6       ;
; wr_rd_addr[1]          ;                   ;         ;
;      - waddr[1]        ; 0                 ; 6       ;
; wr_data[0]             ;                   ;         ;
;      - wdata[0]        ; 0                 ; 6       ;
; wr_rd_addr[0]          ;                   ;         ;
;      - waddr[0]~feeder ; 1                 ; 6       ;
+------------------------+-------------------+---------+


+---------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                                   ;
+-----------------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Name                  ; Location          ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+-----------------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+
; Equal1~126            ; LCCOMB_X20_Y6_N14 ; 8       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; always13~2            ; LCCOMB_X21_Y6_N6  ; 9       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; always1~0             ; LCCOMB_X20_Y6_N2  ; 7       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; always9~0             ; LCCOMB_X22_Y6_N0  ; 9       ; Sync. load   ; no     ; --                   ; --               ; --                        ;
; bit_transfered[7]~550 ; LCCOMB_X22_Y6_N24 ; 9       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; clk                   ; PIN_17            ; 59      ; Clock        ; yes    ; Global Clock         ; GCLK2            ; --                        ;
; data_to_send[7]~905   ; LCCOMB_X22_Y6_N8  ; 7       ; Clock enable ; no     ; --                   ; --               ; --                        ;
; resetb                ; PIN_18            ; 5       ; Async. clear ; yes    ; Global Clock         ; GCLK1            ; --                        ;
; wr_en                 ; PIN_79            ; 10      ; Clock enable ; no     ; --                   ; --               ; --                        ;
+-----------------------+-------------------+---------+--------------+--------+----------------------+------------------+---------------------------+


+---------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                       ;
+--------+----------+---------+----------------------+------------------+---------------------------+
; Name   ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+--------+----------+---------+----------------------+------------------+---------------------------+
; clk    ; PIN_17   ; 59      ; Global Clock         ; GCLK2            ; --                        ;
; resetb ; PIN_18   ; 5       ; Global Clock         ; GCLK1            ; --                        ;
+--------+----------+---------+----------------------+------------------+---------------------------+


+--------------------------