f_div_20.v

用VERILOG HDL实现的任意 频率分频器源代码

//F_Div_20
//20分频程序
module F_Div_20(Fout,Fin,Reset_N);
 output Fout;
 input Fin,Reset_N;
 reg Fout;
 reg [7:0] j;
 
 always @(posedge Fin)
  if (!Reset_N)     //复位信号，低电平有效
   begin  
    j<=0;
       Fout<=0;
   end
  else 
   begin 
    if (j==9) //2N分频时，用（N－1）替换19，N<256
     begin
      j<=0;
      Fout<=~Fout;
     end
    else j<=j+1;
    
   end
  
 endmodule

//这个程序直接用在QII上会出现for语句不可综合的问题，很奇怪。