uart_send.v.bak

dp_xiliux 的 CPLD Verilog设计实验,串口演示.代码测试通过.

module uart_send(clock,txd,,key_start,key_send);
	input clock;
	input key_start;
	input [7:0] key_send;
	output txd;

	reg txd_reg;					//发送寄存器
	reg [10:0] count;				//分频系数控制(9600bps=11.0592MHz/1152)
	reg [3:0] bitcnt_reg;			//发送数据位计数器
	reg bit_start;					//位开始标志
	reg [7:0] uart_buf;				//发送数据缓冲区

always @(posedge clock)
begin
	if (count<11'd1152)
	begin
		count=count+1;
		bit_start=0;
	end
	else
	begin
		count=0;
		bit_start=1;
	end
end

always @(key_send)
begin
	casex (key_send)
	  8'b11111110 : uart_buf=8'd65;//发送A
	  8'b11111101 : uart_buf=8'd66;//发送B
	  8'b11111011 : uart_buf=8'd67;//发送C
	  8'b11110111 : uart_buf=8'd68;//发送D
	  8'b11101111 : uart_buf=8'd69;//发送E
	  8'b11011111 : uart_buf=8'd70;//发送F
	  8'b10111111 : uart_buf=8'd71;//发送G
	  8'b01111111 : uart_buf=8'd72;//发送H
	  default : uart_buf=8'd73;//发送I
	endcase
end


always @(posedge bit_start)
begin
	if (key_start==0 || bitcnt_reg<4'd9)
	begin
	if (bitcnt_reg<4'h9)
		bitcnt_reg=bitcnt_reg+1;
	else
		bitcnt_reg=0;
	end
	else if (key_start==1'b1)
		bitcnt_reg=4'h9;
	

	casex (bitcnt_reg)
	  4'h0 : txd_reg=0 ;
	  4'h1 : txd_reg=uart_buf[0] ;
	  4'h2 : txd_reg=uart_buf[1] ;
	  4'h3 : txd_reg=uart_buf[2] ;
	  4'h4 : txd_reg=uart_buf[3] ;
	  4'h5 : txd_reg=uart_buf[4] ;
	  4'h6 : txd_reg=uart_buf[5] ;
	  4'h7 : txd_reg=uart_buf[6] ;
	  4'h8 : txd_reg=uart_buf[7] ;
	  4'h9 : txd_reg=1 ;
	  default : txd_reg=1 ;
	endcase
end	
	
assign txd=txd_reg;	
endmodule