📄 dds_vhdl.map.rpt
字号:
; Ignore translate_off and translate_on Synthesis Directives ; Off ; Off ;
; Show Parameter Settings Tables in Synthesis Report ; On ; On ;
; Ignore Maximum Fan-Out Assignments ; Off ; Off ;
; Retiming Meta-Stability Register Sequence Length ; 2 ; 2 ;
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; HDL message level ; Level2 ; Level2 ;
+--------------------------------------------------------------------+--------------------+--------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Source Files Read ;
+----------------------------------+-----------------+------------------------------+-------------------------------------------------------------------+
; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ;
+----------------------------------+-----------------+------------------------------+-------------------------------------------------------------------+
; dds_vhdl.vhd ; yes ; User VHDL File ; E:/lgQ/EDA/peda/sin/dds_vhdl.vhd ;
; reg32b.vhd ; yes ; User VHDL File ; E:/lgQ/EDA/peda/sin/reg32b.vhd ;
; adder32b.vhd ; yes ; User VHDL File ; E:/lgQ/EDA/peda/sin/adder32b.vhd ;
; adder10b.vhd ; yes ; User VHDL File ; E:/lgQ/EDA/peda/sin/adder10b.vhd ;
; reg10b.vhd ; yes ; User VHDL File ; E:/lgQ/EDA/peda/sin/reg10b.vhd ;
; sin_rom.vhd ; yes ; User VHDL File ; E:/lgQ/EDA/peda/sin/sin_rom.vhd ;
; and2ab.vhd ; yes ; User VHDL File ; E:/lgQ/EDA/peda/sin/and2ab.vhd ;
; pll1.vhd ; yes ; User VHDL File ; E:/lgQ/EDA/peda/sin/pll1.vhd ;
; altsyncram.tdf ; yes ; Megafunction ; c:/altera/quartus60/libraries/megafunctions/altsyncram.tdf ;
; stratix_ram_block.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/stratix_ram_block.inc ;
; lpm_mux.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/lpm_mux.inc ;
; lpm_decode.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/lpm_decode.inc ;
; aglobal60.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/aglobal60.inc ;
; altsyncram.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/altsyncram.inc ;
; a_rdenreg.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/a_rdenreg.inc ;
; altrom.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/altrom.inc ;
; altram.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/altram.inc ;
; altdpram.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/altdpram.inc ;
; altqpram.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/altqpram.inc ;
; db/altsyncram_o351.tdf ; yes ; Auto-Generated Megafunction ; E:/lgQ/EDA/peda/sin/db/altsyncram_o351.tdf ;
; db/altsyncram_eui2.tdf ; yes ; Auto-Generated Megafunction ; E:/lgQ/EDA/peda/sin/db/altsyncram_eui2.tdf ;
; sld_mod_ram_rom.vhd ; yes ; Encrypted Megafunction ; c:/altera/quartus60/libraries/megafunctions/sld_mod_ram_rom.vhd ;
; sld_rom_sr.vhd ; yes ; Encrypted Megafunction ; c:/altera/quartus60/libraries/megafunctions/sld_rom_sr.vhd ;
; altpll.tdf ; yes ; Megafunction ; c:/altera/quartus60/libraries/megafunctions/altpll.tdf ;
; stratix_pll.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/stratix_pll.inc ;
; stratixii_pll.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/stratixii_pll.inc ;
; cycloneii_pll.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/cycloneii_pll.inc ;
; sld_hub.vhd ; yes ; Encrypted Megafunction ; c:/altera/quartus60/libraries/megafunctions/sld_hub.vhd ;
; lpm_shiftreg.tdf ; yes ; Megafunction ; c:/altera/quartus60/libraries/megafunctions/lpm_shiftreg.tdf ;
; lpm_constant.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/lpm_constant.inc ;
; dffeea.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/dffeea.inc ;
; lpm_decode.tdf ; yes ; Megafunction ; c:/altera/quartus60/libraries/megafunctions/lpm_decode.tdf ;
; declut.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/declut.inc ;
; altshift.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/altshift.inc ;
; lpm_compare.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/lpm_compare.inc ;
; db/decode_ogi.tdf ; yes ; Auto-Generated Megafunction ; E:/lgQ/EDA/peda/sin/db/decode_ogi.tdf ;
; sld_dffex.vhd ; yes ; Encrypted Megafunction ; c:/altera/quartus60/libraries/megafunctions/sld_dffex.vhd ;
+----------------------------------+-----------------+------------------------------+-------------------------------------------------------------------+
+------------------------------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+---------------------------------------------+--------------------------+
; Resource ; Usage ;
+---------------------------------------------+--------------------------+
; Total logic elements ; 203 ;
; -- Combinational with no register ; 59 ;
; -- Register only ; 20 ;
; -- Combinational with a register ; 124 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 55 ;
; -- 3 input functions ; 63 ;
; -- 2 input functions ; 63 ;
; -- 1 input functions ; 2 ;
; -- 0 input functions ; 0 ;
; -- Combinational cells for routing ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 153 ;
; -- arithmetic mode ; 50 ;
; -- qfbk mode ; 0 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 30 ;
; -- asynchronous clear/load mode ; 94 ;
; ; ;
; Total registers ; 144 ;
; Total logic cells in carry chains ; 55 ;
; I/O pins ; 41 ;
; Total memory bits ; 10240 ;
; Total PLLs ; 1 ;
; Maximum fan-out node ; altera_internal_jtag~TDO ;
; Maximum fan-out ; 123 ;
; Total fan-out ; 1127 ;
; Average fan-out ; 4.40 ;
+---------------------------------------------+--------------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+------------------------------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M4Ks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+------------------------------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |dds_vhdl ; 203 (0) ; 144 ; 10240 ; 0 ; 41 ; 0 ; 59 (0) ; 20 (0) ; 124 (0) ; 55 (0) ; 0 (0) ; |dds_vhdl ;
; |and2ab:u7| ; 1 (1) ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |dds_vhdl|and2ab:u7 ;
; |pll1:u6| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |dds_vhdl|pll1:u6 ;
; |altpll:altpll_component| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |dds_vhdl|pll1:u6|altpll:altpll_component ;
; |reg10b:u5| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 10 (10) ; 10 (10) ; 0 (0) ; |dds_vhdl|reg10b:u5 ;
; |reg32b:u2| ; 26 (26) ; 26 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 26 (26) ; 26 (26) ; 0 (0) ; |dds_vhdl|reg32b:u2 ;
; |sin_rom:u3| ; 57 (0) ; 38 ; 10240 ; 0 ; 0 ; 0 ; 19 (0) ; 4 (0) ; 34 (0) ; 14 (0) ; 0 (0) ; |dds_vhdl|sin_rom:u3 ;
; |altsyncram:altsyncram_component| ; 57 (0) ; 38 ; 10240 ; 0 ; 0 ; 0 ; 19 (0) ; 4 (0) ; 34 (0) ; 14 (0) ; 0 (0) ; |dds_vhdl|sin_rom:u3|altsyncram:altsyncram_component ;
; |altsyncram_o351:auto_generated| ; 57 (0) ; 38 ; 10240 ; 0 ; 0 ; 0 ; 19 (0) ; 4 (0) ; 34 (0) ; 14 (0) ; 0 (0) ; |dds_vhdl|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_o351:auto_generated ;
; |altsyncram_eui2:altsyncram1| ; 0 (0) ; 0 ; 10240 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |dds_vhdl|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_o351:auto_generated|altsyncram_eui2:altsyncram1 ;
; |sld_mod_ram_rom:mgl_prim2| ; 57 (42) ; 38 ; 0 ; 0 ; 0 ; 0 ; 19 (12) ; 4 (4) ; 34 (26) ; 14 (14) ; 0 (0) ; |dds_vhdl|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_o351:auto_generated|sld_mod_ram_rom:mgl_prim2 ;
; |sld_rom_sr:\ram_rom_logic_gen:no_name_gen:info_rom_sr| ; 15 (15) ; 8 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |dds_vhdl|sin_rom:u3|altsyncram:altsyncram_component|altsyncram_o351:auto_generated|sld_mod_ram_rom:mgl_prim2|sld_rom_sr:\ram_rom_logic_gen:no_name_gen:info_rom_sr ;
; |sld_hub:sld_hub_inst| ; 109 (27) ; 70 ; 0 ; 0 ; 0 ; 0 ; 39 (20) ; 16 (0) ; 54 (7) ; 5 (0) ; 0 (0) ; |dds_vhdl|sld_hub:sld_hub_inst ;
; |lpm_decode:instruction_decoder| ; 5 (0) ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (0) ; 0 (0) ; 0 (0) ; |dds_vhdl|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder ;
; |decode_ogi:auto_generated| ; 5 (5) ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; |dds_vhdl|sld_hub:sld_hub_inst|lpm_decode:instruction_decoder|decode_ogi:auto_generated ;
; |lpm_shiftreg:jtag_ir_register| ; 10 (10) ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 10 (10) ; 0 (0) ; 0 (0) ; 0 (0) ; |dds_vhdl|sld_hub:sld_hub_inst|lpm_shiftreg:jtag_ir_register ;
; |sld_dffex:BROADCAST| ; 2 (2) ; 1 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |dds_vhdl|sld_hub:sld_hub_inst|sld_dffex:BROADCAST ;
; |sld_dffex:IRF_ENA_0| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |dds_vhdl|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA_0 ;
; |sld_dffex:IRF_ENA| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; 0 (0) ; |dds_vhdl|sld_hub:sld_hub_inst|sld_dffex:IRF_ENA ;
; |sld_dffex:IRSR| ; 8 (8) ; 6 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 6 (6) ; 0 (0) ; 0 (0) ; |dds_vhdl|sld_hub:sld_hub_inst|sld_dffex:IRSR ;
; |sld_dffex:RESET| ; 2 (2) ; 1 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |dds_vhdl|sld_hub:sld_hub_inst|sld_dffex:RESET ;
; |sld_dffex:\GEN_IRF:1:IRF| ; 6 (6) ; 5 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 5 (5) ; 0 (0) ; 0 (0) ; |dds_vhdl|sld_hub:sld_hub_inst|sld_dffex:\GEN_IRF:1:IRF ;
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