📄 00846.html
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<title>第八章 过程语句和控制流</title>
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<a href="#" onmousedown="showPopup(this, 'popup00141');"><img src="seealsolink.png" border="0" alt="" title=""></a> SystemVerilog 3.1a语言参考手册</div>
</td><td width="34%">
<div class="Element2">
</div>
</td><td width="33%">
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<a href="00568.html" target="topic"><img src="btn_prev_lightblue.gif" border="0" alt="Previous" title="Previous" onmouseover="switchImage(this, 'btn_prev_lightblue_hover.gif');" onmouseout="switchImage(this, 'btn_prev_lightblue.gif');"></a><img src="btn_up_d.gif" border="0" alt="Up" title="Up"><a href="00576.html" target="topic"><img src="btn_next_lightblue.gif" border="0" alt="Next" title="Next" onmouseover="switchImage(this, 'btn_next_lightblue_hover.gif');" onmouseout="switchImage(this, 'btn_next_lightblue.gif');"></a></div>
</td></tr></table><div class="Element5">
第八章 过程语句和控制流</div>
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<tr>
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<div class="Element201">
主题 </div></td><td class="Element204" valign="top" width="50%">
<div class="Element205">
描述 </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00576.html" target="topic">8.1 简介（一般信息）</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
过程语句通过下列语句引入： </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00581.html" target="topic">8.2 语句</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
</div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00582.html" target="topic">8.3 阻塞赋值与无阻塞赋值</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
</div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00583.html" target="topic">8.4 选择语句</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
</div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00588.html" target="topic">8.5 循环语句</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
</div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00592.html" target="topic">8.6 跳转语句</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
</div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00593.html" target="topic">8.7 final块</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
<span style="color: #0000FF">final</span>块类似于<span style="color: #0000FF">intial</span>块，它们都定义了一个过程化的语句块，不同的是，<span style="color: #0000FF">final</span>块仅仅在仿真时间的尾部无延时地执行。典型情况下，<span style="color: #0000FF">final</span>块用来显示有关仿真的统计信息。 </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00594.html" target="topic">8.8 命名块与语句标签</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
</div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00595.html" target="topic">8.9 disable</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
SystemVerilog具有<span style="color: #0000FF">break</span>和<span style="color: #0000FF">continue</span>来中断或继续循环的执行。Verilog-2001的<span style="color: #0000FF">disable</span>也可以用来中断或继续一个循环，但不如<span style="color: #0000FF">break</span>或<span style="color: #0000FF">continue</span>好用。<span style="color: #0000FF">disable</span>也可以用来关闭一个命名的未包含<span style="color: #0000FF">disable</span>语句的块。如果那个块当前正在执行，会立即跳转到块之后的语句。如果块是一个循环体，那么它与<span style="color: #0000FF">continue</span>起相同的作用。如果块当前没有执行，那么<span style="color: #0000FF">disable</span>没有任何效果。<br><br>SystemVerilog可以在任务中使用<span style="color: #0000FF">return</span>，但也支持<span style="color: #0000FF">disable</span>。如果<span style="color: #0000FF">disable</span>被应用到一个命名的任务，那么这个任务中所有当前正在运行的部分都会被关闭。 </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00577.html" target="topic">8.10 事件控制</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
</div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00579.html" target="topic">8.11 电平敏感的序列控制</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
我们可以延迟过程代码的执行直到一个序列终结状态为“真”。为了达到这个目的，我们可以使用电平敏感的<span style="color: #0000FF">wait</span>语句并结合内建方法<span style="color: #0000FF">triggered</span>来实现，这个内建方法能够返回一个命名序列当前的结束状态。<br><br>如果指定的序列已经在特定的时间点（在当前的时间步值内）上到达了它的结束点，那么<span style="color: #0000FF">triggered</span>方法返回“真”，否则返回“假”。一个序列的触发状态在Observe区域内设置，并且在时间步值的余下部分保持（也就是说直到仿真时间进入到下一步）。<br><br>例如： </div></td></tr><tr>
<td class="Element202" valign="top" width="50%">
<div class="Element203">
<a href="00580.html" target="topic">8.12 过程赋值与解赋值的移除</a> </div></td><td class="Element206" valign="top" width="50%">
<div class="Element207">
SystemVerilog当前支持过程赋值与解赋值语句。然而，这些语句在语言的未来版本中可能会被移除。参见<a href="00295.html" target="topic">26.3节</a>。 </div></td></tr></table></div></div>
</div>
</div>
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<a name="Links"></a><div class="Element14">
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<td></td>
</tr>
<tr align="center">
<td>
<font size=2>除非特别声明，原文版权归作者所有，如有转摘请注明原作者以及译者（<a href="http://www.fpgatech.net/" target="_blank">FPGA技术网</a>）信息。<br />
如果您对本主题有何建议或意见，请登陆<a href="http://www.fpgatech.net/forum/forumdisplay.php?fid=18" target="_blank">FPGA开发者家园</a>提交，您的参与是我们前进的动力。</font>
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